基于采样的乘法延迟锁相环(MDLL)的校准的制作方法

基于采样的乘法延迟锁相环(mdll)的校准
技术领域
1.本公开总体上涉及电子设备，更具体而言，涉及包括可校准的采样器的乘法延迟锁相环(mdll)。


背景技术：

2.电子设备包括传统计算设备，诸如台式计算机、笔记本电脑、智能电话、智能手表等可穿戴设备、互联网服务器等。然而，电子设备还包括其他类型的计算设备，诸如个人语音助理、可编程恒温器、汽车电子器件、机器人、医疗设备、嵌入在其他机器中的智能设备，如冰箱和工业器具、物联网(iot)设备等。这些不同的电子设备向人类用户提供信息、娱乐、社会互动、安全、保障、生产力、运输和其他服务。因此，电子设备在现代社会的许多方面发挥着至关重要的作用。
3.在当今互联世界中，由电子设备提供的许多服务至少部分地依赖于电子通信。电子通信可包括使用通过诸如因特网或蜂窝网络等一个或多个网络传输的无线或有线信号在独立或远程电子设备之间交换的那些通信。电子通信还可包括在位于单个电子设备的外壳内的给定集成电路的不同印刷电路板、模块、芯片或甚至核心或其他电路部分之间交换的通信。无论如何，电子通信典型地是通过生成或传播电信号或电磁信号来实现的。这类电子通信典型地使用被设计为具有指定特性(诸如特定频率)的至少一个信号来进行。一般而言，如果准确且可靠地产生指定特性，电子通信的信号就更有可能被正确地传输和接收，以及被适当地解释。
4.关于信号的频率特性，频率合成器可用于创建或合成期望的频率。因此，电子设备采用频率合成器来合成具有期望频率的信号。典型地，频率合成器包括频率发生器，诸如锁相环(ll)。锁相环的示例包括锁相环(pll)、延迟锁相环(dll)和乘法dll(mdll)。在操作中，锁相环接收具有参考频率的参考信号，并且将该参考信号应用于具有反馈控制机制的环路。使用反馈环路，锁相环的电路系统生成输出信号，该输出信号至少基于参考信号的参考频率以期望的频率振荡。
5.因此，电子设备的锁相环输出具有一些合成频率的振荡信号。电子设备可在通信场景的一个或多个阶段中使用振荡信号的合成频率。用于传送信号的示例阶段包括生成、传输、接收和解释通信信号。在示例信号生成级中，由锁相环合成的频率可用于调制通信信号。在此，调制需要将信息(诸如文本和相关联的照片)编码或添加到通信信号中。在示例信号传输阶段中，可采用由锁相环合成的频率来使用作为传输链的一部分的混频器对调制的通信信号的频率进行上变频。通过上变频操作，混频器增加了通信信号的频率。增加的频率使得通信信号能够作为在自由空间中(例如，在智能电话和蜂窝基站之间)传播的射频(rf)电磁(em)信号被无线传输，。
6.锁相环也可以与典型通信场景的接收侧的阶段一起使用。例如，锁相环可用于使用作为接收链的一部分的混频器对接收的通信信号的频率进行下变频。在下变频之后，锁相环可用于解调经下变频的通信信号以解释该信号并由此恢复编码信息——诸如文本消
息和相关联的照片。此外，锁相环可以用于产生时钟信号的合成频率，该合成频率控制集成电路的时钟同步电路系统的操作速率。可以使用时钟信号进行同步操作的集成电路的示例包括片上系统(soc)、处理通信信号的调制解调器基带以及处理正在向用户显示的视频数据的图形芯片。
7.因此，可以在通信场景的多个阶段中的任何阶段采用锁相环，以支持与电子设备的电子通信，或者在同步操作的电路场景中，以支持电子设备的不同组件之间的协调互操作。然而，锁相环既稳定又准确并产生干净的合成频率的程度是可变的。这种可变性会对锁相环支持的电子通信或协同互操作产生不利影响。因此，电气工程师和电子设备的其他设计者努力改进用于促进电子设备的电子通信和高速同步操作的锁相环的功能性、稳定性和输出信号。


技术实现要素：

8.乘法延迟锁相环(mdll)是可以作为控制信号的频率或相位特性的电路的至少一部分的组件。mdll的电路系统可以包括具有相位频率检测器(pfd)和采样器的锁相环前馈路径。采样器在参考信号和反馈信号之间创建时间偏移，并且该时间偏移在压控振荡器(vco)输出信号处产生参考杂散。为了减少或以其他方式改进输出信号上参考杂散的出现，本文描述了一种采样器校准器。在示例实施方式中，采样器校准器耦合到锁相环前馈路径的采样器，以调谐采样器，从而减少参考杂散。采样器包括至少一个采样器组件，如电容器或电阻器，其建立或影响采样器的延迟时间，诸如由采样器正在处理的信号的衰减时间。采样器校准器可以调整采样器组件的阻抗值，以改变采样器的延迟时间。在示例操作中，采样器校准器基于参考信号和vco输出信号而生成采样器校准信号。采样器校准器的诸如开关式相位检测器(bbpd)的相位检测器可检测参考信号和vco输出信号之间的相位差。采样器校准器输出采样器校准信号，以基于该相位差而调整采样器组件。例如，采样器校准器可以调整采样器组件，以将参考信号的边沿与vco输出信号的边沿实质上对准。这种对准可以改变参考信号和反馈信号之间的时间偏移，以便实质上跟踪例如vco输出信号的半个周期。通过改变时间偏移，所描述的技术可以实质上降低mdll的输出信号处的参考杂散。这种参考杂散降低使mdll能够产生具有一个或多个目标特性的高质量输出信号。
9.在示例方面，公开了一种用于校准mdll的装置。该装置包括mdll和采样器校准器。mdll包括锁相环前馈路径、压控振荡器(vco)、多路复用器和除法器。锁相环前馈路径包括采样器、控制输出节点、反馈输入节点和耦合到参考信号源的参考输入节点。vco包括vco输入节点、vco输出节点和耦合到控制输出节点的控制输入节点。多路复用器包括第一输入节点、第二输入节点和输出节点。第一输入节点耦合到参考信号源，并且第二输入节点耦合到vco输出节点。输出节点耦合到vco输入节点。除法器包括除法器输入节点和除法器输出节点。除法器输入节点耦合到vco输出节点，并且除法器输出节点耦合到反馈输入节点。采样器校准器包括第一校准器输入节点、第二校准器输入节点和校准器输出节点。第一校准器输入节点耦合到参考信号源，并且第二校准器输入节点耦合到vco输出节点。校准器输出节点耦合到采样器。
10.在示例方面，公开了一种用于校准mdll的装置。该装置包括锁相环前馈路径、vco、除法器和多路复用器。锁相环前馈路径包括相位频率检测器(pfd)，该相位频率检测器被配
置为基于参考信号和反馈信号产生相位指示信号。锁相环前馈路径还包括用于对相位指示信号进行采样以产生采样信号的部件。vco耦合到锁相环前馈路径，并且被配置为响应于采样信号而在vco输出节点处生成vco输出信号。除法器耦合到vco输出节点，并且被配置为基于vco输出信号而产生反馈信号。多路复用器耦合到vco输入节点，并且被配置为选择性地将参考信号或vco输出信号转发到vco输入节点。该装置还包括校准部件，其用于基于参考信号和vco输出信号而对用于采样的部件进行校准。
11.在示例方面，公开了一种用于操作mdll的方法。该方法包括基于参考信号和反馈信号而产生控制信号，包括对指示参考信号和反馈信号之间相位差的信号进行采样。该方法还包括运行vco以响应于控制信号而产生vco输出信号。该方法此外包括基于vco输出信号而产生反馈信号。该方法还包括基于参考信号和vco输出信号而生成采样器校准信号。该方法进一步包括基于采样器校准信号而修改采样。
12.在示例方面，公开了一种用于校准mdll的装置。该装置包括乘法dll(mdll)和采样器校准器。mdll包括vco、除法器、相位频率检测器(pfd)和采样器。vco被配置为基于vco输出信号和参考信号并响应于控制信号而生成vco输出信号。vco输出信号具有作为参考信号的参考频率的倍数的输出频率。除法器被配置为基于vco输出信号而产生反馈信号。pfd被配置为基于参考信号和反馈信号而产生相位指示信号。采样器被配置为基于相位指示信号而产生采样信号，并且控制信号基于采样信号。采样器校准器被配置为基于参考信号和vco输出信号而向采样器提供采样器校准信号。
附图说明
13.图1图示了具有无线接口设备的示例电子设备的环境，该无线接口设备包括具有乘法延迟锁相环(mdll)和采样器校准器的收发器。
14.图2图示了包括由mdll馈送的锁相环(pll)的示例收发器，其可耦合到采样器校准器。
15.图3图示了示例采样器校准器和mdll的示例组件，其包括基于采样的锁相环前馈路径和压控振荡器(vco)。
16.图4图示了基于采样的锁相环前馈路径、vco和采样器校准器的示例组件。
17.图5描绘了图示用于结合采样器校准器操作mdll的示例信号的信号图。
18.图6图示了用于基于采样的锁相环前馈路径的相位频率检测器(pfd)的示例电路系统。
19.图7图示了用于基于采样的锁相环前馈路径的采样器的斜坡发生器(slope generator)的示例电路系统。
20.图8图示了用于基于采样的锁相环前馈路径的采样器的采样电路的示例电路系统。
21.图9图示了用于跨导(gm)放大器的示例电路系统和用于基于采样的锁相环前馈路径的环路滤波器的示例电路系统。
22.图10图示了采样器校准器的示例组件，该采样器校准器耦合到基于采样的锁相环前馈路径的采样器部分的采样器组件的示例组件。
23.图11是图示了用于结合采样器校准器操作基于采样的mdll的示例过程的流程图。
具体实施方式
24.电子设备使用以某一频率上升和下降的振荡信号。信号的频率特性可以是恒定的，也可以响应于一些因素，诸如功率控制参数或期望的频率调制而变化。例如，电子设备可以使用振荡信号来控制执行处理操作的速率，诸如利用时钟信号和同步电路系统。可以被同步的电路系统的示例包括中央处理单元(cpu)、图形处理单元(gpu)和片上系统(soc)。附加地或备选地，电子设备可使用振荡信号来促进不同通信场景中信号的传输和接收。例如，振荡信号可与执行用于上变频或下变频操作的频率变频的混频器一起使用，以分别产生具有较高或较低频率的信号。另外，通过对信号应用基于频率的调制，振荡信号可用于编码信息。
25.这些振荡信号可由频率合成器生成，该频率合成器可包括实施一些类型的锁相环的电路系统。频率合成器可以产生具有合成频率的输出信号，该合成频率至少基于参考信号的参考频率和除法器值“d”。除法器值至少部分地控制频率合成器对参考频率改变多少，诸如对参考频率增加或倍增多少，以产生输出信号的合成频率。锁相环的示例类型包括锁相环(pll)、延迟锁相环(dll)、采样dll(mdll)等等。基于锁相环路的频率合成器的准确性和稳定性部分地取决于基础电路系统的性能，诸如mdll的反馈环路或mdll的前馈路径。
26.除了频率特性以外，信号还可以具有相位特性。频率特性与信号在诸如每秒的给定时间段内振荡(例如，达到峰值)的次数有关。相位特性与相对于另一信号的峰值或相对于同一给定信号的一个或多个其他峰值何时达到给定信号的峰值有关。因此，相位特性可以反映信号能够随时间如何有规律或准确地再现峰值。为了将信号用于电子通信或同步操作，可以建立、修改或稳定信号的频率或相位。mdll可以被实现为调整信号的频率或相位的电路的至少一部分。
27.通常，可以实施mdll以提供不同的功能性，诸如定时对准或频率倍增。mdll可以将信号频率乘以某个整数。例如，mdll接受具有输入频率的输入信号，并且基于倍增因子提供具有作为输入频率的倍数的输出频率的输出信号。mdll可以包括锁相环前馈路径、压控振荡器(vco)、多路复用器和除法器。锁相环前馈路径至少部分地控制vco的操作，该vco可以被实施为环形vco。例如，环形vco基于vco输入信号产生vco输出信号。使用反馈机制，vco输入信号基于vco输出信号。vco输入信号也可基于参考信号，因为vco输入信号可以使用输出信号的边沿和偶尔(例如，周期性地)替换vco信号的边沿的参考信号的至少一个边沿来创建。该边沿替换用于重新对准mdll的环形vco的相位。多路复用器可以控制vco输入信号的边沿替换。
28.在操作期间，环形vco产生一定量的相位噪声，这意味着即使当vco输入信号的相位不改变时，vco输出信号的相位也会改变。然而，mdll中的相位重新对准可以按比锁相环(pll)所实现的带宽或速度快得多的带宽或速度来滤波vco相位噪声。然而，在一些应用程序中，mdll对于由环形vco引起的相位噪声的滤波带宽可能不足。这种不足随着参考频率的降低或随着倍增因子的增加而增加，当两者同时出现时，这种不足会加剧。因此，如果要使用较低频率的晶体振荡器(xo)来提供具有参考频率的参考信号，或者如果期望mdll的输入端和输出端之间有更大的频率倍增，则滤波环形vco相位噪声可能更成问题。
29.利用mdll，可以基于锁相环前馈路径的电路设计而增加vco相位噪声的滤波。在一些情况下，锁相环前馈路径可以与电荷泵(cp)组合采用相位频率检测器(pfd)。然而，由于
pfd和cp噪声，这种组合会限制由mdll可实现的最大滤波带宽。为了解决pfd和电荷泵组合的这种限制，可以通过替代地将pfd与采样器结合采用作为锁相环前馈路径的一部分来增加滤波带宽。这是因为pfd和采样器的组合提供了明显更高的相位检测增益，从而带来相对较低的带内相位噪声性能。
30.因此，一方面，使用基于采样的锁相环前馈路径可以增加mdll中反馈环路的带宽，从而增加对由环形vco产生的相位噪声的滤波。另一方面，在没有减轻的情况下，在锁相环前馈路径中包括采样器会在mdll的输出端处产生参考杂散(例如，从参考信号导出的寄生信号)。这些参考杂散产生的mdll输出信号不太纯或“更脏”。这种不纯的输出信号导致使用mdll产生的信号具有较低的质量，并且该较低的质量会对依赖于mdll输出信号的电子通信和同步电路系统操作两者产生不利影响。
31.为了解决这些问题，包括至少改进参考杂散，采样器校准器可耦合到本文所描述的基于采样的mdll。示例实施方式包括mdll和耦合到mdll的采样器校准器。mdll可包括基于采样的锁相环前馈路径、环形vco、多路复用器和除法器。基于采样的锁相环前馈路径可包括pfd、采样器、跨导放大器和环路滤波器。在锁相环前馈路径中使用采样器可在参考信号和由除法器产生的反馈信号之间产生时间偏移。在没有采样器校准器的情况下，这种时间偏移甚至会在mdll锁相后持续存在，从而在mdll输出端处产生参考杂散。参考杂散降低了mdll输出信号的纯度或准确性。因此，参考杂散会对要使用mdll输出信号的下游组件产生不利影响。
32.在示例操作中，锁相环前馈路径接受参考信号和反馈信号作为输入。基于由pfd确定的这两个信号之间的相位差，锁相环前馈路径使用采样器产生控制信号。环形vco的操作速度至少部分地取决于控制信号。响应于控制信号，环形vco产生vco输出信号，该信号也可用作mdll输出信号。多路复用器接受参考信号和vco输出信号作为两个输入信号。多路复用器基于参考信号将vco输出信号作为具有偶尔的边沿替换的多路复用器输出信号来转发，以将环形vco“复位”到参考信号的边沿。多路复用器输出信号耦合到环形vco的输入端。除法器基于vco输出信号产生反馈信号。
33.当mdll操作时，参考信号和反馈信号之间的时间偏移至少部分地由于采样器而发展。在没有采样器校准器补偿的情况下，这种时间偏移会在vco输出信号中产生明显的参考杂散。为了抵消参考杂散的形成，采样器校准器通过校准锁相环前馈路径的采样器来与mdll结合操作以减少参考杂散。例如，可在后台执行所描述的校准技术，以促进在工艺-电压温度(pvt)变化下的低参考杂散性能。
34.采样器包括至少一个采样器组件，其至少部分地确定采样器的延迟率或响应时间。这类采样器组件的示例包括电阻器、电容器及其组合等等。采样器校准器调谐采样器组件，以建立至少减少参考杂散的存在的时间偏移。例如，采样器校准器可以调整采样器组件，以便将参考信号的边沿与vco输出信号的边沿实质上对准。为此，采样器校准器接受参考信号和vco输出信号作为输入。基于这两个信号，采样器校准器生成采样器校准信号。采样器校准信号耦合到诸如可调电容器的至少一个采样器组件，该至少一个采样器组件可被调谐直到参考信号的边沿和vco输出信号的边沿实质上对准。
35.在一些情况下，采样器校准器包括相位检测器(pd)，诸如开关式相位检测器(bbpd)、累加器和数模转换器(dac)。bbpd接收参考信号和vco输出信号，并且产生表示两个
信号之间相位差的信号。基于如由累加器所跟踪的该信号，dac可以调整采样器组件以改变采样器的时间偏移。采样器校准器调整采样器的操作，使得时间偏移至少部分地跟踪环形vco的频率。例如，时间偏移可以被改变为实质上等于vco输出信号的半个周期。
36.因此，采样器校准器可基于参考信号和vco输出信号而调整mdll的锁相环前馈路径的采样器的采样器组件。采样器校准器可基于vco输出信号改变参考信号和反馈信号之间的时间偏移，以减少vco输出信号上的参考杂散。vco输出信号可以用作mdll的输出信号。因此，mdll和采样器校准器的示例实施方式使得mdll能够具有基于采样器的锁相环前馈路径的较低vco相位噪声，而不会明显地受到mdll的输出端处的相当大的参考杂散的影响。因此，采样器校准器可以提高由mdll输出的的信号的质量，用于电子通信、同步电路操作等。
37.图1图示了具有无线接口设备120的电子设备102的示例环境100，该无线接口设备包括具有乘法延迟锁相环130(mdll 130)和采样器校准器132的收发器126。如图所示，mdll 130包括至少一个采样器134。下面从图3开始描述mdll 130的其他示例组件。在环境100中，示例电子设备102通过无线链路106与基站104通信。在图1中，电子设备102被描绘为智能电话。然而，电子设备102可以被实施为任何合适的计算或其他电子设备，诸如蜂窝基站、宽带路由器、接入点、蜂窝或移动电话、游戏设备、导航设备、媒体设备、膝上型计算机、台式计算机、平板计算机、服务器计算机、网络附连存储(nas)设备、智能电器、基于车辆的通信系统、物联网(iot)设备、传感器或安全设备、资产跟踪器、健身管理设备、诸如智能眼镜或智能手表的可穿戴设备、无线电源设备(传输器或接收器)、医疗设备等等。
38.基站104经由无线链路106与电子设备102通信，该无线链路可以被实施为携带通信信号的任何合适类型的无线链路。尽管被描绘为蜂窝无线电网络的基站塔，但是基站104可表示或被实施为另一设备，诸如卫星、地面广播塔、接入点、对等设备、网状网络节点、光纤线路、如上所述的另一电子设备等等。因此，电子设备102可以经由有线连接件、无线连接件或其组合与基站104或另一设备通信。
39.无线链路106在电子设备102和基站104之间延伸。无线链路106可以包括从基站104传送到电子设备102的数据或控制信息的下行链路，以及从电子设备102传送到基站104的其他数据或控制信息的上行链路。无线链路106可使用任何合适的通信协议或标准来实施。这类协议和标准的示例包括第三代合作伙伴计划(3gpp)长期演进(lte)标准，诸如第四代(4g)或第五代(5g)蜂窝标准；ieee 802.11标准，诸如802.11g、ac、ax、ad、aj或ay(例如，wi-fi 6或)；ieee 802.16标准(例如，wimax
tm
)；bluetooth
tm
标准；等等。在一些实施方式中，无线链路106可无线地提供电力，并且电子设备102或基站104可包含电源。
40.如图所示，电子设备102包括至少一个应用程序处理器108和至少一个计算机可读存储介质110(crm 110)。应用程序处理器108可包括任何类型的处理器，诸如中央处理单元(cpu)或多核处理器，其被配置为执行由crm 110存储的处理器可执行指令(例如，代码)。crm 110可以包括任何合适类型的数据存储介质，诸如易失性存储器(例如，随机存取存储器(ram))、非易失性存储器(例如，闪存)、光介质、磁介质(例如，磁盘或磁带)等。在本公开的上下文中，crm 110被实施为存储电子设备102的指令112、数据114和其他信息，因此crm 110不包括瞬时传播信号或载波。
41.电子设备102还可以包括一个或多个输入/输出端口116(i/o端口116)或至少一个显示器118。i/o端口116使得能够与其他设备、网络或用户进行数据交换或交互。i/o端口
116可包括串行端口(例如，通用串行总线(usb)端口)、并行端口、音频端口、红外(ir)端口、相机或其他传感器端口等等。显示器118可被实现为显示屏或投影，其呈现由电子设备102的其他组件，诸如与操作系统、程序或应用程序相关联的用户接口(ui)提供的图形图像。备选地或附加地，显示器118可被实施为显示端口或虚拟接口，通过该显示端口或虚拟接口来传送或呈现电子设备102的图形内容。
42.电子设备102进一步包括至少一个无线接口设备120和至少一个天线122。无线接口设备120经由无线链路提供到相应网络和对等设备的连接性，该无线链路可按类似于或不同于无线链路106的方式来配置。备选地或附加地，电子设备102可包括有线接口设备，诸如用于通过有线局域网(lan)、内联网或互联网进行通信的以太网或光纤收发器。无线接口设备120可促进通过任何合适类型的无线网络，诸如无线lan(wlan)、无线个人区域网(pan)(wpan)、对等(p2p)网络、网状网络、蜂窝网络、无线广域网(wan)(wwan)和/或导航网络(例如，北美的全球定位系统(gps)或另一卫星定位系统(sps)或全球导航卫星系统(gnss))的通信。在示例环境100的上下文中，电子设备102可以经由无线接口设备120与基站104双向传送各种数据和控制信息。然而，电子设备102可以直接与其他对等设备、备选无线网络等通信。
43.如图所示，无线接口设备120包括至少一个通信处理器124、至少一个收发器126和至少一个射频(rf)前端128(rffe 128)。这些组件处理数据信息、控制信息和与经由天线122为电子设备102传送信息相关联的信号。通信处理器124可被实施为片上系统(soc)的至少一部分、调制解调器基带处理器或者实现用于电子设备102的数据、语音、消息收发或其他应用程序的数字通信接口的基带无线电处理器(bbp)。通信处理器124包括数字信号处理器(dsp)或一个或多个信号处理块(未示出)，用于编码和调制用于传输的数据以及用于解调和解码所接收的数据。此外，通信处理器124还可以管理(例如，控制或配置)收发器126、rf前端128和无线接口设备120的其他组件的方面或操作，以实施各种通信协议或通信技术。
44.在一些情况下，应用程序处理器108和通信处理器124可组合成一个模块或集成电路(ic)，诸如soc。无论如何，应用程序处理器108或通信处理器124可以可操作地耦合到一个或多个其他组件，诸如crm 110或显示器118，以实现对电子设备102的各种组件的控制或与其进行的其他交互。例如，至少一个处理器108或124可在显示器118的显示屏实施方式上呈现一个或多个图形图像。该呈现可基于使用无线接口设备120的组件经由至少一个天线122接收的一个或多个无线信号。另外，应用程序处理器108或通信处理器124，包括它们的组合，可使用实施本文所描述的逻辑或功能性的数字电路系统来实现。此外，通信处理器124还可以包括用于存储数据和处理器可执行指令(例如，代码)的存储器(未单独示出)，诸如crm 110。
45.收发器126可以包括用于滤波、切换、放大、信道化、频率变频等的电路系统和逻辑。频率变频功能性可包括通过单个变频操作(例如，利用直接变频架构)或通过多个变频操作(例如，利用超外差架构)执行的频率的上变频或下变频。一般而言，收发器126包括用于对经由天线122传输或接收的信号进行路由和调节的滤波器、开关、放大器、混频器等。因此，除了所图示的组件以外或代替所图示的组件，收发器126可包括其他组件，诸如模数转换器(adc)或数模转换器(dac)。在操作中，adc可以将模拟信号转换为数字信号，而dac可以
将数字信号转换为模拟信号。adc或dac可被实施为通信处理器124的一部分、收发器126的一部分，或者与它们两者分开(例如，作为soc的另一部分或者作为应用程序处理器108的一部分)。
46.收发器126的组件或电路系统可以按任何合适的方式实施，诸如用组合式收发器逻辑或单独作为相应的传输器和接收器实体来实施。在一些情况下，收发器126用多个或不同的区段来实施，以实施相应的传输和接收操作(例如，用如图2所示的单独的传输和接收链)。尽管图1中未示出，但是收发器126还可包括执行同相/正交(i/q)操作，诸如合成、相位校正、调制、解调等的逻辑。
47.通常，rf前端128包括一个或多个滤波器、开关或放大器，用于调节经由天线122接收的信号或经由天线122传输的信号。rf前端128可以包括移相器(ps)、峰值检测器、功率计、增益控制块、天线调谐电路、n路-复用器、平衡-不平衡变换器(balun)等。rf前端128的可配置组件，诸如移相器或自动增益控制器(agc)，可以由通信处理器124控制以实施按各种模式、利用不同频带或使用波束成形的通信。在一些实施方式中，天线122被实施为包括多个天线元件的至少一个天线阵列。因此，如本文所使用，“天线”可指至少一个分立或独立的天线、指包括多个天线元件的至少一个天线阵列、或者指天线阵列的一部分(例如，天线元件)，这取决于上下文或实施方式。
48.如图所示，收发器126包括至少一个mdll 130和至少一个采样器校准器132。然而，结合采样器校准器132的mdll 130的所描述的实施方式可附加地或备选地在别处使用。例如，mdll 130或采样器校准器132可部署在无线接口设备120的其他部分中(例如，作为通信处理器124或rf前端128的一部分)，或者一般部署在电子设备102的其他部分中(例如，作为应用程序处理器108或soc的时钟发生器或其他频率合成器)。
49.在示例实施方式中，mdll 130包括至少一个采样器134。mdll 130可以根据倍增因子来对输入信号的频率进行倍增，以产生具有倍增频率的输出信号。采样器校准器132耦合到mdll 130的采样器134。在示例操作中，采样器校准器132调谐采样器134以减少mdll 130的输出信号上的参考杂散。下面参考图2描述无线接口设备120的附加方面，包括关于mdll 130。然后，从图3开始，描述结合采样器校准器132的mdll 130的示例实施方式。从图4开始，进一步描述mdll 130和采样器校准器132之间的示例交互。
50.图2一般在200处图示了包括可与mdll 130一起操作的锁相环250(pll 250)的示例收发器126。图2还描绘了天线122、rf前端128、参考信号源270和包括mdll 130的示例pll 250的分解图。下面描述参考信号源270和pll 250。如图2中从左到右所示，天线122耦合到rf前端128，并且rf前端128耦合到收发器126。收发器126经由adc 210或dac 260耦合到(例如，图1的)通信处理器124。
51.示例rf前端128可以包括将天线122耦合到收发器126的至少一条天线馈线(未单独示出)。示例收发器126包括至少一个接收链202和至少一个传输链252。尽管在200处仅明确示出了一个rf前端128和一个收发器126，但是电子设备102或其无线接口设备120可包括任何或所有这类组件(包括一个或多个通信处理器124)的多个实例。此外，尽管在图2中仅明确描绘了某些组件，并且这些组件被示为以特定方式耦合在一起，但是无线接口设备120或其收发器126可以包括其他未示出的组件、更多或更少的组件、组件的不同耦合布置等等。
52.在某些实施方式中，rf前端128经由天线馈线(未示出)将天线122耦合到收发器126。因此，在操作中，天线馈线在天线122和收发器126之间传播信号。在传播期间或作为传播的一部分，天线馈线可以调节传播信号。天线馈线可使用例如滤波器、放大器(例如，功率放大器或低噪声放大器)、n路-复用器、移相器等来调节传播信号。
53.在示例实施方式中，收发器126可包括至少一个接收链202、至少一个传输链252，或至少一个接收链202和至少一个传输链252两者。接收链202包括低噪声放大器204(lna 204)、滤波器206、用于下变频的混频器208和adc 210。传输链252包括功率放大器254(pa 254)、滤波器256、用于上变频的混频器258和dac 260。然而，接收链202或传输链252可包括其他组件，诸如附加的放大器或滤波器、多个混频器、一个或多个缓冲器或至少一个本机振荡器，它们沿着所描绘的接收和传输链以电的方式设置在任何地方。接收链202例如分别经由低噪声放大器204和adc 210耦合在rf前端128和通信处理器124之间。传输链252例如分别经由功率放大器254和dac 260耦合在rf前端128和通信处理器124之间。收发器126还可包括至少一个pll 250、用于每个传输/接收链对的一个pll、每个传输链一个pll和每个接收链一个pll、多个pll等等。
54.如接收链202所示，天线122经由rf前端128耦合到低噪声放大器204，并且低噪声放大器204耦合到滤波器206。滤波器206耦合到混频器208，混频器208耦合到adc 210。adc 210进而耦合到通信处理器124。对于接收操作，所接收的无线信号220通过接收链202从低噪声放大器204传播到adc 210。如传输链252所示，通信处理器124耦合到dac 260，并且dac 260耦合到混频器258。混频器258耦合到滤波器256，并且滤波器256耦合到功率放大器254。功率放大器254经由rf前端128耦合到天线122。尽管仅明确示出了一个接收链202和一个传输链252，但是电子设备102或其收发器126可以包括任一组件或两个组件的多个实例。
55.pll 250耦合到混频器208或混频器258中的至少一个。对于信号接收，混频器208可使用pll 250在单个变频步骤中或者通过多个变频步骤对由滤波器206滤波的信号执行频率下变频，该pll 250生成具有合成频率的信号。对于信号传输，混频器258将从dac 260接收的模拟信号上变频到更高的频率，诸如rf频率，以使用由pll 250生成的信号产生具有目标合成频率的rf信号。pll 250在图2中被描绘为收发器126的一部分，以支持至少一个传输或接收链的混频器的频率变频或调制操作。然而，pll 250可以部署在电子设备的其他部分中，可以以其他方式使用或提供其他功能性，可以耦合到不同的组件，等等。其他功能性和应用程序的示例包括雷达信号生成、信号解调、时钟生成、时钟倍增等。
56.接下来描述了mdll 130的示例用例或应用。在图2的下部结合参考信号源270描绘了示例pll 250的分解图。pll 250接受参考信号274作为输入，并且产生pll振荡信号278作为输出。pll 250包括锁相环(pll)核心272和mdll 130。参考信号源270产生并提供具有参考频率的参考信号274。参考信号源270可以使用例如晶体振荡器、vco、另一锁相环、创建或分配振荡信号的其他电路系统、它们的某种组合等等来实现。
57.pll核心272包括参考信号输入节点280。pll核心272可以接受该参考信号274作为参考信号输入节点280处的输入，以产生pll振荡信号278。然而，如果pll核心272的输入和输出之间的频率差太大，则该pll振荡信号278的质量可能相对较差。因此，可以通过增加在参考信号输入节点280处输入到pll核心272的信号的频率来提高pll 250的性能。为此，乘法dll 130可以耦合在参考信号源270和pll核心272的参考信号输入节点280之间。
58.因此，在示例操作中，乘法dll 130接受参考信号274作为输入，并且将其参考频率相乘，以产生具有倍增频率的信号(例如，倍增参考信号)(例如，vco输出信号276)。乘法dll 130提供具有倍增频率的vco输出信号276作为mdll 130的输出信号。该较高频率的vco输出信号276然后被提供给pll核心272作为参考信号输入节点280处的输入信号。该较高频率的输入信号使得pll核心272能够以较低的倍数达到目标频率，并且因此pll振荡信号278具有较高的质量。备选地，乘法dll 130可以与pll 250分开，同时仍然馈送pll核心272。
59.因此，所描述的mdll 130的实施方式可以用于馈送pll核心272。然而，所描述的mdll 130可以在与pll分开的其他环境中操作，以按其他方式提供具有稳定频率、准确定时或相位、具有倍增频率等的信号。无论mdll 130部署在何处，mdll 130均可与采样器校准器132组合操作，以校准mdll 130的采样器，接下来参考图3描述该组合。
60.图3一般在300处示出了示例采样器校准器132和(例如，图1和图2的)mdll 130的示例组件302-308。因此，在所图示的组件中，锁相环前馈路径302、环形压控振荡器(vco)304、多路复用器306(mux 306)和除法器308可以形成mdll 130的至少一部分。尽管被描绘为环形vco 304且对于某些示例实施方式被如此描述，但是vco 304可备选地以不同的方式实施。如图所示，环形vco 304耦合到锁相环前馈路径302、多路复用器306、除法器308和采样器校准器132。除了环形vco 304以外，除法器308还耦合到锁相环前馈路径302。锁相环前馈路径302、多路复用器306和采样器校准器132耦合到参考信号源270。采样器校准器132也耦合到锁相环前馈路径302。
61.在示例实施方式中，mdll建立mdll反馈环路，信号流通过锁相环前馈路径302、环形vco 304、除法器308，并且然后“返回”到锁相环前馈路径302。多路复用器306有助于环形vco反馈环路，该环形vco反馈环路可选择性地将vco输出信号276或参考信号274的至少一个边沿转发到环形vco 304的输入端。锁相环前馈路径302包括采样器134的至少一个采样器组件318。采样器校准器132可基于参考信号274和vco输出信号276而使用采样器校准信号310来调谐采样器组件318，如下所述。
62.锁相环前馈路径302包括控制输出节点324、反馈输入节点322和耦合到参考信号源270的参考输入节点320。环形vco 304包括环形vco输入节点328、环形vco输出节点326和耦合到控制输出节点324的控制输入节点344。多路复用器306包括第一输入节点330、第二输入节点332和输出节点334。第一输入节点330耦合到参考信号源270，并且第二输入节点332耦合到环形vco输出节点326。输出节点334耦合到环形vco输入节点328。除法器308包括除法器输入节点340和除法器输出节点342。除法器输入节点340耦合到环形vco输出节点326，并且除法器输出节点342耦合到反馈输入节点322。
63.采样器校准器132包括第一校准器输入节点336、第二校准器输入节点338和校准器输出节点346。第一校准器输入节点336耦合到参考信号源270。第二校准器输入节点338耦合到环形vco输出节点326。校准器输出节点346例如经由采样器组件318耦合到采样器134。因此，采样器134可包括采样器组件318，并且校准器输出节点346可耦合到采样器组件318。在一些情况下，至少一个采样器组件318可以被实现为可调电容器或可调电阻器，如图7和10所示。如下所述，除非上下文另有指示，否则由反义连接词的“或”连接的项目涵盖“包含性或”的解释。因此，至少一个采样器组件318还可以包括可调电容器和可调电阻器。
64.在示例操作中，锁相环前馈路径302基于参考信号274和反馈信号314而产生控制
信号312。锁相环前馈路径302向环形vco 304提供控制信号312。环形vco 304基于多路复用器输出信号316(mux输出信号316)并响应于控制信号312而在环形vco输出节点326处产生vco输出信号276。环形vco 304向采样器校准器132、多路复用器306和除法器308提供vco输出信号276。除法器308基于vco输出信号276而产生反馈信号314。
65.多路复用器306经由第一输入节点330接收参考信号274，并且经由第二输入节点332接收vco输出信号276。多路复用器306响应于多路复用器选择信号348而经由输出节点334选择性地将参考信号274或vco输出信号276转发到环形vco输入节点328，作为多路复用器输出信号316。下面参考图4和图5进一步描述这些信号和选择性转发。采样器校准器132经由第一校准器输入节点336接收参考信号274，并且经由第二校准器输入节点338接收vco输出信号276。采样器校准器132基于参考信号274和vco输出信号276而生成采样器校准信号310。
66.采样器校准器132经由校准器输出节点346向采样器134的采样器组件318提供采样器校准信号310。采样器组件318可与至少一个阻抗相关联。阻抗可包含例如电阻、电容、它们的组合等等。在一些情况下，采样器134的延迟率至少部分地基于采样器组件318的至少一个阻抗。采样器校准器132可以基于由参考信号源270提供的参考信号274和由环形vco 304生成的vco输出信号276而调整至少一个阻抗。下面参考图4、图5、图7和图10进一步描述这种调整。
67.图4一般在400处图示了上文参考图3所描述的mdll 130和采样器校准器132的一些部分的示例组件。锁相环前馈路径302被示为具有包括采样器134的四个组件。基于采样器134的存在，锁相环前馈路径302可以被描述为基于采样的锁相环前馈路径302。环形vco 304被示为具有“n”个组件，诸如“n”个延迟元件，其中“n”表示正整数。采样器校准器132被描绘成具有四个组件。然而，这三个部分或组件(例如，锁相环前馈路径302、环形vco 304和采样器校准器132)中的每一个均可包括更多或更少的组件、包括不同的组件、具有不同的互连组件等等。为了清楚起见，图3中标识的一些节点未在图4中明确指示(例如，参考输入节点320)。
68.如图所示，锁相环前馈路径302包括相位频率检测器402(pfd 402)、采样器134、实现为跨导放大器404(gm 404)的放大器和环路滤波器406(lf 406)。在锁相环前馈路径302的输入和输出之间，pfd 402、采样器134、gm 404和环路滤波器406可分别串联耦合在一起。采样器校准器132包括数模转换器(dac 416)、δ-σ调制器414(dsm 414)、累加器412和可被实现为开关式相位检测器410(bbpd 410)的相位检测器。在采样器校准器132的输入和输出之间，bbpd 410、累加器412、dsm 414和dac 416可分别串联耦合在一起。环形vco 304包括多个延迟元件，这些延迟元件可被实现为多个反相器408-1、408-2、
…
、408-n。备选地，多个延迟元件可以用具有可由控制信号312的电压控制的相应延迟周期的缓冲器或其他元件来实现。多个延迟元件可在环形vco 304的输入和输出之间串联耦合在一起。
69.在示例实施方式中，pfd 402基于参考信号274和反馈信号314而产生相位指示信号。pfd 402向采样器134提供相位指示信号。下面参考图6描述pfd 402的示例。使用采样器组件318，采样器134基于相位指示信号而获得采样信号。采样器134可以包括采样器输入节点、采样器输出节点、斜坡发生器和采样电路(图4中未示出)。斜坡发生器包括采样器输入节点，并且基于由pfd 402提供的相位指示信号而生成斜坡信号。采样电路包括采样器输出
节点，并且耦合到斜坡发生器。采样电路基于斜坡信号而产生采样信号。下面分别参考图7和图8描述斜坡发生器和采样电路的示例。
70.采样器134将采样信号转发到跨导放大器404(gm 404)。gm 404放大采样信号，并且将信号从基于电压的信号转换为基于电流的信号。这基于采样信号而产生电荷信号，并且gm 404向环路滤波器406提供该电荷信号。环路滤波器406生成控制信号312，该控制信号耦合到环形vco 304的多个延迟单元。下面参考图9描述gm 404和环路滤波器406的示例。
71.关于采样器校准器132，bbpd 410接受参考信号274和vco输出信号276作为输入。因此，相位检测器检测参考信号274和vco输出信号276之间的相位差，并且向累加器412提供指示该相位差的信号。使用开关式相位检测机制，bbpd 410产生指示参考信号274的相位或边沿是否领先于vco输出信号276的相位或边沿的二元信号，反之亦然。bbpd 410向累加器412的输入端发出二元信号(例如 1和
–
1)。
72.累加器412随时间累加(例如，积分)来自bbpd 410的二元信号(例如，二元相位差)。例如，累加器412可以利用上行/下行计数器来实施。因此，累加器412产生来自bbpd 410的相位指示信号的累加或积分版本，并且向dac 416提供该信号的积分版本(例如，来自计数器的数字值)。dac 416接受相位指示积分信号，并且将该信号从数字版本转换为模拟版本。该信号的模拟版本可以作为采样器校准信号310提供给采样器134，以调整采样器组件318。下面参考图7和图10描述采样器组件318和调整采样器组件318的示例。dsm 414可耦合在累加器412和dac 416之间，以增加dac 416的分辨率。
73.在一些实施方式中，关于锁相环前馈路径302，采样器134包括采样器输入节点和采样器输出节点。pfd 402包括(图3的)反馈输入节点322、参考输入节点320和pfd输出节点。pfd输出节点耦合到采样器输入节点。环路滤波器406包括环路滤波器输入节点和控制输出节点324。环路滤波器输入节点耦合到采样器输出节点。如图4所示，跨导放大器404(gm 404)可以耦合在采样器输出节点和环路滤波器输入节点之间。
74.关于环形vco 304，环形vco 304的多个延迟元件可被实施为在(图3的)环形vco输入节点328和环形vco输出节点326之间串联耦合在一起的多个反相器408-1至408-n。因此，环形vco 304的(图3的)控制输入节点344可包括多个控制输入节点344-1、344-2、
…
、344-n。在此，多个反相器408-1
…
408-n中的每个相应反相器408包括多个控制输入节点344-1
…
344-n中的相应控制输入节点344。然而，多个延迟元件可以使用一个或多个其他组件，诸如一个或多个缓冲器、具有一个或多个反相器的一个或多个缓冲器等等来实施。另外，vco 304可以在不采用环形电路布置的情况下实施。
75.关于采样器校准器132，相位检测器(例如，开关式相位检测器(bbpd)410)可以包括第一校准器输入节点336、第二校准器输入节点338和耦合到校准器输出节点346的相位检测器输出节点。如图所示，一个或多个组件(例如，累加器412、dsm 414或dac 416)可耦合在相位检测器输出节点和校准器输出节点346之间。因此，dac 416可以包括校准器输出节点346和dac输入节点。累加器412可以耦合在bbpd 410的相位检测器输出节点和dac输入节点之间。此外，δ-σ调制器(dsm)414可以耦合在累加器412和dac 416的dac输入节点之间。
76.图5描绘了用于结合采样器校准器132操作mdl130的示例信号的信号图500。示出了由(例如，图3和图4的)除法器308输出的参考信号274、多路复用器输出信号316、vco输出信号276和反馈信号314的示例波形。在vco输出信号276的输出频率是参考信号274的参考
频率的倍数的意义上，vco输出信号276表示参考信号274的倍增版本。在图示的示例中，输出频率是参考频率的四倍(4x)。
77.多路复用器306响应于多路复用器选择信号348，选择性地将参考信号274或vco输出信号276转发到环形vco 304作为多路复用器输出信号316。通常，(例如，图3和图4的)多路复用器306响应于具有第一值的多路复用器选择信号348而转发vco输出信号276作为多路复用器输出信号316。然而，为了将环形vco 304“复位”到参考信号274，多路复用器306响应于具有第二值的多路复用器选择信号348偶尔(例如，间歇地、周期性地或响应于波形出现或另一事件)而将参考信号274的至少一部分转发到环形vco 304作为多路复用器输出信号316。例如，响应于参考信号274的每个上行沿，多路复用器选择信号348可使多路复用器306将参考信号274的上行沿转发到环形vco 304作为多路复用器输出信号316，以重新建立由环形vco 304对参考信号274的跟踪。这在图5中用每个箭头502处指示。箭头502-1、502-2和502-3指示由多路复用器306使用多路复用器输出信号316将参考信号274的三个上行沿“注入”到环形vco 304中的位置。如线510处所示，除法器308可以响应于vco输出信号276的下降沿而操作(例如，基于该下降沿而触发)。这样，反馈信号314可以响应于vco输出信号276的下降沿而提供上行沿。
78.在没有校准锁相环前馈路径302的采样器134的情况下，发展未知持续时间或长度的时间偏移(t.offset)。时间偏移对应于两个边沿之间的差：参考信号274的边沿和反馈信号314的边沿，如图5所示。时间偏移基于采样器134引入的延迟而发展。时间偏移的长度可至少与采样器134的至少一个采样器组件318的一个或多个电特性，诸如阻抗成比例。利用包括至少一个电阻器和至少一个电容器的采样器134，时间偏移(t.offset)可以与采样器134的电阻值(rs)和电容值(cs)成比例(例如，t.offset＝rscs
·
ln(2))。
79.在一些实施方式中，调整至少一个采样器组件318，以使时间偏移跟踪vco输出信号276的输出频率。例如，时间偏移可以被调整为实质上等于vco输出信号276的大约一半周期。在操作中，采样器校准器132调整采样器134，以将vco输出信号276的边沿与参考信号274的边沿实质上对准，如线504所示。例如，可以调整至少一个采样器组件318的阻抗，以在箭头508的方向上移动vco输出信号276的边沿506-2，以将边沿506-2与参考信号274的边沿506-1实质上对准。
80.在这种情况下，如果两个边沿以与所使用的电路系统、工艺技术和频率可行的程度对准，如果两个边沿被对准10-20％，两者的一些组合，等等，则两个边沿可实质上对准。通过对准这两个边沿，并且收缩或拉伸vco输出信号276的周期，来自参考信号274的下一个插入边沿可在时间上接近于vco输出信号276的下一个边沿在没有由多路复用器306执行边沿复位的情况下已经被转发的时间。通过减小vco输出信号276的边沿506-2和参考信号274的边沿506-1之间的定时差或差异，减少了vco输出信号276中的参考杂散，并且vco输出信号276提供了更高质量的振荡信号。
81.还参考图3和图4，除法器308基于vco输出信号276而产生反馈信号314。vco输出信号276与对应于每个周期的长度或持续时间的vco输出信号周期相关联。时间偏移(t.offset)对应于反馈信号314的边沿和参考信号274的边沿之间经过的时间，如信号图500的下部所示。因此，采样器校准器132可以基于时间偏移和vco输出信号周期而调整至少一个采样器组件318的至少一个阻抗。
82.图6通常在600处示出了基于采样的锁相环前馈路径302的相位频率检测器(pfd)402的示例电路系统。如图所示，pfd 402包括两个“d”触发器，即触发器602和触发器604，以及与(and)门606。每个“d”触发器包括“d”输入端、“q”输出端、时钟输入端(“》”)和复位端子(r)。与门606包括第一输入端、第二输入端和输出端。pfd 402接受参考信号274和反馈信号314作为输入，并且输出相位指示信号616。pfd 402或锁相环前馈路径302的相关电路系统还可以包括反相器612、反相器614或一个或多个缓冲器(未示出)，以向(例如，图7的)斜坡发生器750提供相位指示信号616。如图6右侧的虚线环所示，相位指示信号616可以包括以下各项中的一项或多项：上行信号608(up)、下行信号610(dn)、反相上行信号618(upb)或反相下行信号620(dnb)。
83.触发器602的“d”输入端耦合到电源电压(vdd)。参考信号274耦合到触发器602的时钟输入端。触发器602的“q”输出端产生上行信号608，该上行信号作为相位指示信号616的一部分被提供给斜坡发生器750。上行信号608也耦合到与门606的第一输入端。与门606的输出端耦合到触发器602的复位端子(r)。触发器604的“d”输入端耦合到电源电压(vdd)。反馈信号314耦合到触发器604的时钟输入端。触发器604的“q”输出端产生下行信号610，该下行信号作为相位指示信号616的另一部分被提供给斜坡发生器750。下行信号610耦合到与门606的第二输入端。与门606的输出端也耦合到触发器604的复位端子(r)。如下所述，触发器602和触发器604被配置为响应于参考信号274的边沿和反馈信号314的另一边沿的相对定时而产生上行信号608和下行信号610。
84.在操作中，触发器602和604的两个边沿触发时钟输入端与“d”输入端及其复位端子(r)结合使用pfd 402内部的反馈路径(未单独指示)工作。该内部pfd反馈路径包括与门606，并且循环回到触发器602和604。当参考信号274和反馈信号314均为高时，这两个信号中的每一个的前一个上行沿触发触发器602和604，这分别促使上行信号608和下行信号610均为高，因为“d”输入端被高连接到电源电压(vdd)。这使与门606输出高信号，该高信号充当触发每个触发器602和触发器604的相应复位端子(r)的复位信号622。因此，响应于相应复位端子(r)处的复位信号622的高电平，触发器602将对应的“q”输出端改变为低，并且因此使上行信号608具有低值。
85.类似地，触发器604将对应的“q”输出端改变为低，并且因此使下行信号610响应于触发器604的相应复位端子(r)处的复位信号622的高电平而具有低值。接下来，无论输入信号中的哪一个——参考信号274或反馈信号314——首先变高，对应的“q”输出端处的信号将同样首先被驱动为高。例如，如果参考信号274首先变高，则触发器602的“q”输出端变高以驱动上行信号608变高。相反，如果反馈信号314首先变高，则触发器604的“q”输出端变高以驱动下行信号610变高。因此，无论两个触发器中的哪一个输出信号先变高，输出信号均将保持为高，直到两个触发器的另一个输入信号也变高，从而促使与门606经由复位信号622触发复位端子(r)。
86.由于两个触发器和与门之间的相互作用，上行信号608和下行信号610共同指示参考信号274和反馈信号314之间的相位差和频率差随时间的变化。当pfd 402检测相位差和频率差时，pfd 402还直接产生上行信号608和下行信号610，以指示这些差中的一个或两个随时间的变化。此外，反相器612和反相器614产生这些上行信号和下行信号的反相版本。具体地，反相器612接收上行信号608，对其值进行反相，并且输出反相的上行信号618。类似
地，反相器614接收下行信号610，对其值进行反相，并且输出反相的下行信号620。相位指示信号616的任何一个或多个部分可以被转发到斜坡发生器750用于进一步处理。参考图7描述了斜坡发生器750如何接收和处理相位指示信号616以至少部分地实现基于采样的锁相环前馈路径302的示例实施方式。
87.图7一般在700处示出了基于采样的锁相环前馈路径302的采样器134的斜坡发生器750的示例电路系统。如图所示，斜坡发生器750接收相位指示信号616和参考信号274的一个或多个部分作为输入。基于这些输入信号，斜坡发生器750生成斜坡信号752。斜坡发生器750处理输入信号以产生斜坡信号752来指示参考信号274在某个特定时刻是超前还是滞后于反馈信号314。在一些实施方式中，斜坡信号752使用差分信号，诸如用正斜坡信号710和负斜坡信号712来实现。
88.如图所示，斜坡发生器750包括布置在两个叠层中的多个组件，这两个叠层耦合在电源电压(vdd)和等电位节点(诸如接地714)之间。每个叠层包括两个晶体管和一个电阻器，其可以是可调的。在一些实施方式中，每个晶体管被实施为场效应晶体管(fet)，诸如p沟道fet(pfet)或n沟道fet(nfet)。因此，每个晶体管包括相应的栅极端子、源极端子和漏极端子。
89.第一叠层的组件736包括晶体管716、电阻器718(rs)和晶体管720。晶体管716、电阻器718和晶体管720与耦合到电源电压(vdd)的晶体管716和耦合到接地714的晶体管720串联在一起。第二叠层的组件738包括晶体管722、电阻器724(rs)和晶体管726。晶体管722、电阻器724和晶体管726与耦合到电源电压(vdd)的晶体管722和耦合到接地714的晶体管726串联在一起。如图所示，耦合到电源电压(vdd)的晶体管可使用pfet来实施，而耦合到接地714的晶体管可使用nfet来实施。晶体管716和晶体管722中的每一个的相应源极端子耦合到电源电压(vdd)。类似地，晶体管720和晶体管726中的每一个的相应源极端子耦合到接地714。
90.节点734位于电阻器724和晶体管726之间。可调电容器730(cs)耦合在节点734和接地714之间。节点732位于晶体管716和电阻器718之间。可调电容器728(cs)耦合在节点732和接地714之间。斜坡发生器750在节点734处提供正斜坡信号710，并且在节点732处提供负斜坡信号712。斜坡发生器750基于多个输入信号而产生这些斜坡信号输出，包括基于从pfd 402接收的上行和下行信号608、610、618或620以及基于参考信号274。
91.斜坡发生器750经由逻辑门在晶体管的栅极端子接收这些输入信号，并且使用第一堆叠和第二堆叠的组件736和738处理输入信号。如图所示，逻辑门包括与非(nand)门702、与门704、反相器706和反相器708。一般而言，与非门702和与门704的输出被提供给第一叠层的组件736的晶体管，并且与非门702和与门704的反相输出经由交叉耦合路由被提供给第二叠层的组件738的晶体管。具体地，与非门702的输出被提供给晶体管716的栅极端子，并且与非门702的反相输出经由反相器708被提供给晶体管726的栅极端子。此外，与门704的输出被提供给晶体管720的栅极端子，并且与门704的反相输出经由反相器706被提供给晶体管722的栅极端子。
92.在一些实施方式中，斜坡发生器750接受四个不同的输入信号，与非门702和与门704中的每一者处接受两个输入信号。与非门702在其第一输入端处接收参考信号274的反相版本——或反相参考信号(refb)——并且在其第二输入端处接收反相下行信号620
(dnb)。与门704在其第一输入端处接收反相信号618(upb)，并且在其第二输入端处接收反相信号610(dn)。与非门702和与门704的输出使晶体管导通或关断(例如，分别充当闭合开关或断开开关)，以在节点732和节点734处建立特定的电压电平。这些电压电平以至少部分地由电阻器rs和电容器cs之间的相互作用控制的速率变化。电压的这一变化率对应于由采样器134的斜坡发生器750引入到锁相环前馈路径302中的延迟率。电阻器rs或电容器cs(包括两者)可被调整以校准采样器134的操作，如本文所描述的。
93.斜坡发生器750也可以实施预充电功能性。如果是，晶体管716和晶体管726各自分别包含预充电电路以提供预充电功能性。每个预充电电路被配置为建立斜坡信号752的“默认”电压电平。晶体管716耦合到节点732，以建立针对负斜坡信号712的初始电压电平。晶体管726耦合到节点734，以建立针对正斜坡信号710的初始电压电平。这些预充电电路在与非门702的输出端处直接或间接耦合到预充电节点740(pc节点)。因此，每个预充电电路响应于预充电节点740处的电压电平而操作。
94.在一些实施方式中，负斜坡信号712的节点732被预充电到高电压电平，诸如通过将其电压拉升至电源电压(vdd)。另一方面，正斜坡信号710的节点734被预充电到低电压电平，诸如通过将其电压下拉到接地714。这些示例初始电压电平使得变化的电压能够以可预测的方式或速率衰减或以其他方式改变。为了在节点732处建立高电压电平，晶体管716被实施为耦合在电源电压(vdd)和节点732之间的上拉晶体管(例如，pfet)。如果预充电信号(pc)具有从预充电节点740(pc节点)提供的低电压电平，则该上拉晶体管716被导通。
95.为了在节点734处建立低电压电平，晶体管726被实施为耦合在节点734和接地714之间的下拉晶体管(例如，nfet)。如果预充电信号(pc)具有低电压电平，则该下拉晶体管726被导通，因为预充电信号(pc)被反相器708反相，以在晶体管726的栅极端子处产生高电压电平。因此，如果反相参考信号(refb)和反相下行信号620(dnb)在与非门702的输入端处均具有高电压电平，则由晶体管716和726实现的预充电电路执行电压预充电。如果参考信号274和下行信号610均为低的，则可以通过预充电来建立负斜坡信号712的初始高电压和正斜坡信号710的初始低电压。
96.因此，基于在与非门702和与门704处接收的输入信号，斜坡发生器750在节点732和节点734处建立电压电平。由晶体管716和726实现的预充电电路建立初始电压电平，该初始电压电平在参考信号274领先于反馈信号314的情形下也可被施加，或者被准许在该情况下继续。然而，随着这两个信号之间的相对相位差变化，斜坡发生器750根据rc时间常数或“衰减率”改变节点732和节点734处的电压电平，如本文所述。这些电压电平分别作为负斜坡信号712和正斜坡信号710提供。将负斜坡信号712和正斜坡信号710作为斜坡信号752转发到采样电路802以用于采样，如下面参考图8所述。
97.还参考图3和图4，采样器校准器132可以向至少一个采样器组件318提供至少一个采样器校准信号310，以改变其阻抗值。对于斜坡发生器750，电阻器718、电阻器724、电容器728或电容器730可包含至少一个采样器组件318。因此，斜坡发生器750可以包括可调电阻器(rs)或可调电容器(cs)中的至少一个。校准器输出节点346耦合到可调电阻器或可调电容器中的至少一个。在操作中，采样器校准器132调整可调电阻器或可调电容器中的至少一个，以改变斜坡发生器750的时间常数，诸如rc时间常数。
98.图8一般在800处示出了基于采样的锁相环前馈路径302的采样器134的采样电路
802的示例电路系统。在示例实施方式中，采样电路802接收斜坡信号752，对斜坡信号752进行采样，并且基于采样输出采样信号814。在此，斜坡信号752和采样信号814两者均用差分信号实施。因此，采样信号814包括正采样信号810和负采样信号812。一般而言，采样电路802对正斜坡信号710进行采样以产生正采样信号810，并且对负斜坡信号712进行采样以产生负采样信号812。
99.如图所示，采样电路802包括至少两个锁存器806和808。采样电路802包括正差分信号路径和负差分信号路径。关于图8的上半部分中的正差分信号路径，锁存器806耦合在(图7的)斜坡发生器750和(图4和图9的)跨导放大器404之间。关于图8的下半部分中的负差分信号路径，锁存器808耦合在(图7的)斜坡发生器750和(图4和图9的)跨导放大器404之间。
100.在示例操作中，采样时钟信号804控制锁存器806何时对正斜坡信号710进行采样，以及锁存器808何时对负斜坡信号712进行采样。响应于采样时钟信号804的脉冲或脉冲的边沿，锁存器806和808联合采样斜坡信号752以获得采样信号814。基于采样时钟信号804，锁存器806确保正斜坡信号710的当前值作为正采样信号810的值。类似地，锁存器808基于采样时钟信号804而确保负斜坡信号712的当前值作为负采样信号812的值。因此，(图7的)斜坡发生器750和(图8的)采样电路802可联合实施基于采样的锁相环前馈路径302的(例如，图1、图3和图4的)采样器134的至少一部分。
101.图9一般在900处示出了基于采样的锁相环前馈路径302的跨导(gm)放大器404(gm 404)的示例电路系统和环路滤波器406的示例电路系统。跨导放大器404接收采样信号814的正采样信号810和负采样信号812。在示例操作中，跨导放大器404确定正采样信号810和负采样信号812之间的电压差，这两个信号均包含基于电压的信号。例如，跨导放大器404可以从负采样信号812的电压电平中减去正采样信号810的电压电平，以确定两个基于电压的信号之间的电压差。跨导放大器404放大该电压差，并且将基于电压的采样信号814转换为基于电流的信号，以产生电荷信号910。
102.在示例实施方式中，跨导放大器404包括gm核心902和恒定gm偏置电路904。gm核心902耦合到恒定gm偏置电路904。gm核902可具有可编程的gm缩放因子。在操作中，gm核902执行跨导放大，以基于正采样信号810和负采样信号812而产生电荷信号910。恒定gm偏置电路904操作以在不同的pvt条件下提供恒定的gm值。
103.使用本文所描述的跨导放大器404可以产生许多特征。首先，关于实施差分信号，斜坡发生器750中的电源电压噪声可由于差分采样而被抵消。此外，采样锁存器806和808中的电荷注入和时钟馈通可在gm核心902的差分输入端处表现为共模(common mode)。因此，电荷注入和时钟馈通的影响可在跨导放大器404的输出端处抵消，这导致较低的参考杂散。其次，通过使用gm单元代替运算放大器，至少可减少与运算放大器的有限增益和增益带宽相关的问题。第三，利用恒定gm偏置电路904，gm可被设计为与1/rgm成比例，其中rgm是gm核心902的电阻。
104.在示例实施方式中，环路滤波器406以增加或降低其滤波电容器两端的电压的正电流或负电流的形式接收充电信号910。该电压可由环路滤波器406提供给环形vco 304作为控制信号312。如图所示，环路滤波器406的滤波电容器可包括一个或多个电容器，诸如电容器c2、电容器c3或电容器cz。环路滤波器406还可包括至少一个电阻器，诸如电阻器r3或
1/730-2以外，或者代替图10所示的变容二极管728-1/728-2和730-1/730-2，可以调整(图7的)电容器728和730。尽管在图10中描绘了用于实现至少一个采样器组件318并向其提供采样器校准信号310的特定示例布置，并且如上所述，但是这些方面可不同地实施，诸如在组件数目、组件之间的电连接件、设备类型、差分与单端电路系统等方面。
111.图11为示出用于结合采样器校准器操作基于采样的mdll的示例过程1100的流程图。过程1100以指定可以执行的操作的一组框1102-1110的形式来描述。然而，操作不必限于图11所示或本文所描述的顺序，因为操作可按替代顺序或以完全或部分重叠的方式实施。此外，可实施更多、更少和/或不同的操作来执行过程1100或替代过程。由过程1100的所示框表示的操作可由电子设备102执行，包括由其无线接口设备120执行。更具体地，过程1100的操作可以由mdll 130结合采样器校准器132联合执行，采样器校准器132是收发器126的一部分或者是电子设备的其他电路系统的一部分。
112.在框1102处，基于参考信号和反馈信号而产生控制信号。控制信号产生包括对指示参考信号和反馈信号之间相位差的信号进行采样。例如，mdll 130可以基于参考信号274和反馈信号314而产生控制信号312。控制信号312的产生可以包括对指示参考信号274和反馈信号314之间相位差的信号进行采样。为此，pfd 402可以产生相位指示信号616。使用斜坡发生器750和采样电路802的采样器134可以基于相位指示信号616而获得采样信号814。此外，跨导放大器404(gm 404)或环路滤波器406可以基于采样信号814而产生控制信号312。
113.在框1104，运行压控振荡器(vco)，以响应于控制信号而产生vco输出信号。例如，mdll 130可运行vco，诸如环形vco 304，以响应于控制信号312而产生vco输出信号276。环形vco 304可通过多个延迟元件，诸如多个反相器408-1至408-n传播信号，其中每个延迟元件提供与控制信号312的值成比例的延迟。
114.在框1106，基于vco输出信号而产生反馈信号。例如，mdll 130可以基于vco输出信号276而产生反馈信号314。在一些情况下，除法器308可以将vco输出信号276除以分频值“d”，以降低vco输出信号276的频率，从而产生反馈信号314。
115.在框1108处，基于参考信号和vco输出信号而生成采样器校准信号。例如，采样器校准器132可以基于参考信号274和vco输出信号276而生成采样器校准信号310。例如，相位检测器(诸如bbpd 410)可以检测参考信号274和vco输出信号276之间的相位差。另外，使用累加器412和dac 416，采样器校准器132可以基于检测到的相位差而生成采样器校准信号310。
116.在框1110处，基于采样器校准信号而修改采样。例如，mdll 130或采样器校准器132可以基于采样器校准信号310而修改指示相位差的信号的采样。为此，采样器校准器132可以将采样器校准信号310耦合到采样器134的至少一个采样器组件318。响应于采样器校准信号310，斜坡发生器750可以调整用于对相位指示信号616进行采样的至少一个组件的阻抗，如可调电阻器的电阻或可调电容器的电容。
117.本节描述了与上述装置和工艺相关的示例实施方式和/或示例配置的一些方面。
118.示例方面1：一种装置，包括：
119.乘法延迟锁相环(mdll)，包括：
120.锁相环前馈路径，包括采样器、控制输出节点、反馈输入节点以及耦合到参考信号
源的参考输入节点；
121.压控振荡器(vco)，包括vco输入节点、vco输出节点以及耦合到控制输出节点的控制输入节点；
122.多路复用器，包括第一输入节点、第二输入节点以及输出节点，第一输入节点耦合到参考信号源，第二输入节点耦合到vco输出节点，并且输出节点耦合到vco输入节点；以及
123.除法器，包括除法器输入节点和除法器输出节点，除法器输入节点耦合到vco输出节点，并且除法器输出节点耦合到反馈输入节点；以及采样器校准器，包括第一校准器输入节点、第二校准器输入节点和校准器输出节点，第一校准器输入节点耦合到参考信号源，第二校准器输入节点耦合到vco输出节点，并且校准器输出节点耦合到采样器。
124.示例方面2：根据示例方面1所述的装置，其中：
125.采样器包括采样器组件；并且
126.校准器输出节点耦合到采样器组件。
127.示例方面3：根据示例方面2所述的装置，其中采样器组件包括以下各项中的至少一项：
128.可调电容器；或者
129.可调电阻器。
130.示例方面4：根据示例方面3所述的装置，其中：
131.采样器组件包括至少一个可调电容器；并且
132.至少一个可调电容器包括至少一个变容二极管。
133.示例方面5：根据示例方面2所述的装置，其中：
134.采样器组件与至少一个阻抗相关联；以及
135.采样器校准器被配置为基于由参考信号源提供的参考信号和由vco生成的vco输出信号，来调整至少一个阻抗。
136.示例方面6：根据示例方面5所述的装置，其中采样器的延迟率至少部分地基于采样器组件的至少一个阻抗。
137.示例方面7：根据示例方面5或示例方面6所述的装置，其中采样器校准器被配置为调整至少一个阻抗，以将vco输出信号的边沿与参考信号的边沿实质上对准。
138.示例方面8：根据示例方面5或示例方面6或7中任一项所述的装置，其中：
139.vco输出信号与vco输出信号周期相关联；
140.除法器被配置为基于vco输出信号而产生反馈信号；
141.时间偏移对应于反馈信号的边沿和参考信号的边沿之间经过的时间；以及
142.采样器校准器被配置为基于时间偏移和vco输出信号周期，来调整至少一个阻抗。
143.示例方面9：根据示例方面1或前述示例方面中任一项所述的装置，其中：
144.采样器包括采样器输入节点和采样器输出节点；并且
145.锁相环前馈路径包括：
146.相位频率检测器(pfd)，包括反馈输入节点、参考输入节点和pfd输出节点，pfd输出节点耦合到采样器输入节点；以及
147.环路滤波器，包括环路滤波器输入节点和控制输出节点，环路滤波器输入节点耦合到采样器输出节点。
148.示例方面10：根据示例方面9所述的装置，其中采样器包括：斜坡发生器，包括采样器输入节点，斜坡发生器被配置为基于由pfd提供的相位指示信号而生成斜坡信号；以及
149.采样电路，包括采样器输出节点，采样电路耦合到斜坡发生器，并且被配置为基于斜坡信号而产生采样信号。
150.示例方面11：根据示例方面10所述的装置，其中：
151.斜坡发生器包括可调电阻器或可调电容器中的至少一者；
152.校准器输出节点耦合到可调电阻器或可调电容器中的至少一者；以及
153.采样器校准器被配置为调整可调电阻器或可调电容器中的至少一个，以改变斜坡发生器的时间常数。
154.示例方面12：根据示例方面1或前述示例方面中任一项所述的装置，其中：
155.vco包括环形vco；
156.环形vco的控制输入节点包括多个控制输入节点；以及
157.环形vco包括在vco输入节点和vco输出节点之间串联耦合在一起的多个反相器，多个反相器中的每个相应反相器包括多个控制输入节点中的相应控制输入节点。
158.示例方面13：根据示例方面1或前述示例方面中任一项所述的装置，其中采样器校准器包括：
159.相位检测器，包括第一校准器输入节点、第二校准器输入节点和耦合到校准器输出节点的相位检测器输出节点。
160.示例方面14：根据示例方面13所述的装置，其中相位检测器包括开关式相位检测器(bbpd)。
161.示例方面15：根据示例方面13或示例方面14所述的装置，其中采样器校准器包括：
162.数模转换器(dac)，包括校准器输出节点和dac输入节点；以及累加器，耦合在相位检测器输出节点和dac输入节点之间。
163.示例方面16：根据示例方面15所述的装置，其中采样器校准器包括：
164.δ-σ调制器(dsm)，其耦合在累加器和dac输入节点之间。
165.示例方面17：根据示例方面1或前述示例方面中任一项所述的装置，还包括：
166.锁相环(pll)核心，包括参考信号输入节点，其中：
167.参考信号源包括被配置为生成参考信号的晶体振荡器；并且vco输出节点耦合到pll核心的参考信号输入节点。
168.示例方面18：根据示例方面1或前述示例方面中任一项所述的装置，还包括：
169.至少一个天线；以及
170.耦合到至少一个天线的无线接口设备，无线接口设备包括mdll。
171.示例方面19：根据示例方面18的装置，还包括：
172.显示屏；以及
173.至少一个处理器，可操作地耦合到显示屏和无线接口设备的至少一部分，至少一个处理器被配置为基于一个或多个无线信号来将一个或多个图形图像呈现在显示屏上，所述一个或多个无线信号是使用无线接口设备的mdll经由至少一个天线而被传送的。
174.示例方面20：一种用于校准乘法延迟锁相环(mdll)的装置，包括：
175.锁相环前馈路径，包括：
176.相位频率检测器(pfd)，被配置为基于参考信号和反馈信号而产生相位指示信号；以及
177.用于对相位指示信号进行采样以产生采样信号的部件；
178.压控振荡器(vco)，耦合到锁相环前馈路径，并且被配置为响应于采样信号而在vco输出节点处生成vco输出信号；
179.除法器，耦合到vco输出节点，并且被配置为基于vco输出信号而产生反馈信号；
180.多路复用器，耦合到vco输入节点，并且被配置为选择性地将参考信号或vco输出信号转发到vco输入节点；以及
181.校准部件，用于基于参考信号和vco输出信号而对用于采样的部件进行校准。
182.示例方面21：根据示例方面20所述的装置，其中：
183.锁相环前馈路径包括环路滤波器，该环路滤波器被配置为对采样信号进行滤波以产生控制信号；
184.vco被配置为响应于控制信号而在vco输出节点处生成vco输出信号；以及
185.用于采样的部件包括用于建立对应于至少一个斜坡信号的时间常数的部件。
186.示例方面22：根据示例方面21所述的装置，其中校准部件包括：用于确定参考信号和vco输出信号之间的相位差的部件；以及累加部件，用于随时间跟踪相位差，该累加部件耦合到用于建立时间常数的部件。
187.示例方面23：根据示例方面20或示例方面21或22中任一项所述的装置，其中校准部件包括：
188.部件，其用于调整用于采样的部件的至少一个阻抗以将vco输出信号的边沿与参考信号的边沿实质上对准。
189.示例方面24：一种用于操作乘法延迟锁相环(mdll)的方法，该方法包括：
190.基于参考信号和反馈信号产生控制信号，包括对指示参考信号和反馈信号之间相位差的信号进行采样；
191.运行压控振荡器(vco)以响应于控制信号而产生vco输出信号；基于vco输出信号而产生反馈信号；
192.基于参考信号和vco输出信号而生成采样器校准信号；以及
193.基于采样器校准信号而修改采样。
194.示例方面25：根据示例方面24的方法，其中产生反馈信号包括：响应于vco输出信号的下降沿而产生反馈信号。
195.示例方面26：根据示例方面24或示例方面25所述的方法，其中该生成包括：
196.生成采样器校准信号，以将vco输出信号的边沿与参考信号的边沿实质上对准。
197.示例方面27：根据示例方面24或示例方面25或26中任一项所述的方法，其中：
198.采样包括使用至少一个采样器组件，基于指示参考信号和反馈信号之间的相位差的信号而获得采样信号；以及
199.修改变化使用采样器校准信号而调整至少一个采样器组件的阻抗。
200.示例方面28：根据示例方面24或示例方面25-27中任一项所述的方法，其中该生成包括：
201.检测参考信号和vco输出信号之间的二元相位差；
202.随时间累积二元相位差；以及
203.响应于所述累积而生成采样器校准信号。
204.示例方面29：一种装置，包括：
205.乘法延迟锁相环(mdll)，包括：
206.压控振荡器(vco)，被配置为基于vco输出信号和参考信号并响应于控制信号而生成vco输出信号，vco输出信号具有作为参考信号的参考频率的倍数的输出频率；
207.除法器，被配置为基于vco输出信号来产生反馈信号；
208.相位频率检测器(pfd)，被配置为基于参考信号和反馈信号而产生相位指示信号；以及
209.采样器，被配置为基于相位指示信号而产生采样信号，该控制信号基于采样信号；以及
210.采样器校准器，被配置为基于参考信号和vco输出信号来向采样器提供采样器校准信号。
211.示例方面30：根据示例方面29所述的装置，其中采样器校准器被配置为使用采样器校准信号而调整采样器的至少一个组件的阻抗，以将vco输出信号的边沿与参考信号的边沿实质上对准。
212.除非上下文另有规定，否则本文所使用的词语“或(or)”可视为使用“包含性或(inclusive or)”，或准许包括或应用由词语“或”链接的一个或多个项目的术语(例如，短语“a或b”可解释为仅准许“a”，仅准许“b”，或被解释为准许“a”和“b”两者)。如本文所使用，涉及项目列表中的“至少一个”的短语是指那些项目的任何组合，包括单个成员。作为示例，“a、b或c中的至少一个”旨在涵盖：a、b、c、a-b、a-c、b-c和a-b-c，以及相同元素的倍数的任何组合(例如，a-a、a-a-a、a-a-b、a-a-c、a-b-b、a-c-c、b-b、b-b-b、b-b-c、c-c和c-c-c，或a、b和c的任何其他排序)。此外，本文所论述的附图和术语中表示的项目可指示一个或多个项目或术语，因此可互换地引用本书面说明书中的项目和术语的单个或多个形式。最后，尽管已经以专用于结构特征或方法操作的语言描述了主题，但是应理解，所附权利要求中定义的主题不必限于上述特定特征或操作，包括不必限于特征被布置的组织或操作被执行的顺序。