半导体装置的制作方法

1.本实用新型实施例涉及半导体制造技术，尤其涉及半导体装置。


背景技术：

2.随着半导体技术的进步，对更高储存容量、更快处理系统、更高性能和更低成本的需求不断增加。为了满足这些需求，半导体产业不断缩减半导体装置的尺寸，例如金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistors，mosfet)，包含平面金属氧化物半导体场效晶体管和鳍式场效晶体管(fin field effect transistors，finfet)。这样的尺寸微缩增加了半导体制造工艺的复杂性并增加了半导体装置中缺陷控制的难度。


技术实现要素：

3.本实用新型的目的在于提出一种半导体装置，以解决上述至少一个问题。
4.根据一些实施例提供半导体装置。此半导体装置包含基底上的多个半导体层；包覆环绕多个半导体层的中间部分的栅极结构，其中栅极结构包含高介电常数介电层；邻近多个半导体层的端部的间隔结构；以及介于高介电常数介电层和间隔结构之间的保护层。
5.根据本实用新型其中的一个实施方式，该保护层包括高介电常数介电材料。
6.根据本实用新型其中的一个实施方式，该高介电常数介电层和该保护层包括氧化铪。
7.根据本实用新型其中的一个实施方式，该保护层具有一第一厚度，并且该高介电常数介电层具有大于该第一厚度的一第二厚度。
8.根据本实用新型其中的一个实施方式，该保护层的厚度为至
9.根据本实用新型其中的一个实施方式，该保护层具有一第一厚度且该高介电常数介电层具有一第二厚度，该第一厚度对该第二厚度的比为0.05至0.3。
10.根据本实用新型其中的一个实施方式，该保护层和该高介电常数介电层之间的界面包括氟。
11.根据本实用新型其中的一个实施方式，还包括一栅极间隔物，在该栅极结构的侧壁上，其中该栅极间隔物接触该高介电常数介电层。
12.根据本实用新型其中的一个实施方式，该保护层包括氧化铪或氧化锆。
13.根据本实用新型其中的一个实施方式，还包括包覆环绕所述多个半导体层的一界面层。
附图说明
14.通过以下的详细描述配合附图，可以更加理解本实用新型实施例的面向。
15.图1根据一些实施例示出在内间隔结构上具有保护层的半导体装置的等角视图。
16.图2根据一些实施例示出在内间隔结构上具有保护层的半导体装置的剖面图。
17.图3根据一些实施例示出在内间隔结构上具有保护层的半导体装置的俯视图。
18.图4根据一些实施例示出用于制造在内间隔结构上具有保护层的半导体装置的方法的流程图。
19.图5～图16根据一些实施例示出在内间隔结构上具有保护层的半导体装置的剖面图和俯视图。
20.现在将参照附图描述说明性实施例。在附图中，相似的附图标记通常表示相同的、功能相似及/或结构相似的元件。
21.附图标记如下：
22.100:半导体装置
23.102a,102b:纳米结构晶体管
24.104:基底
25.106:浅沟槽隔离区
26.108,108*:纳米结构
27.108-1:底部部分
28.108-2,108-2*:堆叠部分
29.110:源极/漏极结构
30.112:栅极结构
31.114:栅极间隔物
32.116:蚀刻停止层
33.118:层间介电层
34.211:栅极介电层
35.211t,222t,225t,227t,520t,925-1t,925-2t:厚度
36.213:金属栅极结构
37.222,222-1,222-2,222-3,520,520-1,520-2,520-3:半导体层
38.225:保护层
39.227:内间隔结构
40.400:方法
41.410,420,430,440,450:操作
42.510,1612:开口
43.510d,520d:凹槽深度
44.520r:凹槽
45.512:牺牲栅极结构
46.521:界面氧化物层
47.925:介电层
48.925-1:第一部分
49.925-2:第二部分
50.a-a,b-b,c-c:线
51.x,y,z:轴
具体实施方式
52.以下内容提供许多不同实施例或范例，用于实施本实用新型实施例的不同部件。组件和配置的具体范例描述如下，以简化本实用新型实施例。当然，这些仅仅是范例，而非用于限定本实用新型实施例。举例来说，叙述中提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。如本文所用，在第二部件上形成第一部件表示第一部件形成为直接接触第二部件。此外，本实用新型实施例在不同范例中可重复使用参考标号及/或字母。此重复是为了简化和清楚的目的，而非代表所讨论的不同实施例及/或状态之间有特定的关系。
53.另外，本文可能使用空间相对用语，例如“在
……
之下”、“在
……
下方”、“下方的”、“在
……
上方”、“上方的”及类似的用词，这些空间相对用语为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语涵盖使用中或操作中的装置的不同方位，以及附图中描绘的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。
54.注意，说明书中对“一个实施例”、“一实施例”、“例示性实施例”、“例示性”等的引用表示所述实施例可以包含特定部件、结构或特性，但每个实施例可能不一定包含特定的部件、结构或特性。此外，这些词语不一定指相同的实施例。此外，当结合实施例描述特定部件、结构或特性时，结合其他实施例来实现这种部件、结构或特性都在本技术领域中技术人员的知识范围内，无论是否明确描述。
55.应理解的是，本文中的措辞或用语是为了描述而非限制的目的，使得本说明书的用语或措辞应由相关领域中技术人员根据本文的教示来解释。
56.在一些实施例中，用语“约”和“大致”可以表示给定量的数值在此数值的20％内变化(例如此数值的
±
1％、
±
2％、
±
3％、
±
4％、
±
5％、
±
10％、
±
20％)。这些数值仅是范例而非限制。用语“约”和“大致”可以指相关领域技术人员根据本文的教示来解释的数值的百分比。
57.随着半导体技术的进步，已经引入多栅极装置以努力通过增加栅极-通道耦合、降低截止状态电流和降低短通道效应(short-channel effects，sces)来改善栅极控制。一种这样的多栅极装置是纳米结构晶体管，其包含全绕式栅极场效晶体管(gate-all-around field effect transistor，gaa fet)、纳米片晶体管、纳米线晶体管、多桥通道晶体管、纳米带晶体管等。纳米结构晶体管提供在堆叠的纳米片/纳米线配置中的通道。全绕式栅极场效晶体管装置得名于可以在通道周围延伸并在通道的多个侧面提供通道的栅极控制的栅极结构。纳米结构晶体管装置与金属氧化物半导体场效晶体管制造工艺相容，并且它们的结构允许它们在保持栅极控制和减轻短通道效应的同时进行缩减。
58.随着对半导体装置的更低功耗、更高性能和更小面积(统称为“ppa”)的需求增加，纳米结构晶体管装置可能面临挑战。举例来说，在形成纳米结构晶体管装置的纳米结构通道(例如纳米片、纳米线、纳米带等)期间，蚀刻剂气体的混合物(例如氟化氢(hf)和氟(f2))可以移除牺牲半导体层以释放纳米结构通道。然而，蚀刻剂气体的混合物会蚀刻穿过牺牲半导体层与源极/漏极(source/drain，s/d)外延结构之间的内间隔结构，进而对源极/漏极外延结构造成损坏。可以调节hf和f2的流速以避免蚀刻穿过内间隔结构。但调整流速的蚀
刻剂气体会在纳米结构通道上造成锗残留，进而增加纳米结构通道表面粗糙度并降低装置性能。
59.本实用新型实施例中的各种实施例提供在集成电路(integrated circuit，ic)中的场效晶体管(field effect transistors，fet)装置(例如全绕式栅极场效晶体管)及/或其他半导体装置的内间隔结构上形成保护层的例示性方法。保护层可以防止在形成场效晶体管装置的纳米结构通道期间蚀刻穿过内间隔结构和损坏源极/漏极外延结构。在一些实施例中，保护层可以包含高介电常数介电材料(例如氧化铪)以保护内间隔结构。在一些实施例中，保护层可以将源极/漏极外延结构的损坏降低约75％至约95％。在一些实施例中，相较于没有保护层并使用具有调节流速的蚀刻剂气体形成纳米结构的场效晶体管装置，保护层可以将场效晶体管装置的装置性能提高约5％至约10％。
60.图1根据一些实施例示出在内间隔结构上具有保护层的半导体装置100的等角视图。图2根据一些实施例示出沿着图1所示的线a-a的半导体装置100的剖面图。半导体装置100可以包含纳米结构晶体管102a～102b。半导体装置100可以在内间隔结构227上具有保护层225。图3根据一些实施例示出沿着图2所示的线b-b的半导体装置100的俯视图。参照图1～图3，具有纳米结构晶体管102a～102b的半导体装置100可以形成在基底104上并且可以包含纳米结构108、浅沟槽隔离(shallow trench isolation，sti)区106、源极/漏极结构110、栅极结构112、栅极间隔物114、蚀刻停止层(etch stop layer，esl)116、层间介电(interlayer dielectric，ild)层118、保护层225和内间隔结构227。
61.在一些实施例中，纳米结构晶体管102a～102b两者可以皆是n型纳米结构晶体管(nfet)。在一些实施例中，纳米结构晶体管102a可以是nfet并具有n型源极/漏极结构110。纳米结构晶体管102b可以是p型纳米结构晶体管(pfet)并具有p型源极/漏极结构110。在一些实施例中，纳米结构晶体管102a～102b两者可以皆是pfet。虽然图1～图3示出两个纳米结构晶体管，但半导体装置100可以具有任意数量的纳米结构晶体管。此外，可以经由使用其他结构组件(例如接触结构、导电导孔(vias)、导线、介电层、钝化层和互连)将半导体装置100结合到集成电路中，为了简化而未示出这些组件。除非另有说明，对具有相同注释的纳米结构晶体管102a～102b的元件的讨论彼此适用。并且相似的附图标记通常表示相同的、功能相似及/或结构相似的元件。
62.参照图1～图3，基底104可以包含半导体材料，例如硅。在一些实施例中，基底104包含结晶硅基底(例如晶片)。在一些实施例中，基底104包含(i)元素半导体，例如锗；(ii)化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；(iii)合金半导体，包含碳化硅锗、硅锗、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟及/或砷化铝镓；或(iv)前述的组合。此外，基底104可以根据设计需求(例如p型基底或n型基底)进行掺杂。在一些实施例中，基底104可以掺杂有p型掺质(例如硼、铟、铝或镓)或n型掺质(例如磷或砷)。
63.浅沟槽隔离区106可以提供纳米结构晶体管102a～102b彼此之间以及与基底104上的相邻纳米结构晶体管(未示出)及/或与基底104整合或沉积在基底104上的相邻有源和无源元件(未示出)之间的电隔离。浅沟槽隔离区106可以由介电材料制成。在一些实施例中，浅沟槽隔离区106可以包含氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(fluorine-doped silicate glass，fsg)、低介电常数介电材料及/或其他合适的绝缘材料。在一些实
施例中，浅沟槽隔离区106可以包含多层结构。
64.参照图1～图3，纳米结构108可以由基底104的图案化部分形成。本文公开的纳米结构的实施例可以通过任何合适的方法图案化。举例来说，可以使用一或多种光刻工艺将纳米结构图案化，包含双重图案化或多重图案化工艺。双重图案化或多重图案化工艺可以结合光刻和自对准工艺，形成的图案的例如节距(pitches)小于使用单一、直接光刻可获得的图案的节距。举例来说，在基底上方形成牺牲层，并使用光刻工艺将牺牲层图案化。可以使用自对准工艺在图案化的牺牲层旁边形成间隔物。然后移除牺牲层，接着可以使用剩余的间隔物将纳米结构图案化。
65.如图1～图3所示，纳米结构108可以沿着x轴延伸并穿过纳米结构晶体管102a～102b。纳米结构108可以包含基底104上的底部部分108-1和底部部分108-1上的堆叠部分108-2。在一些实施例中，底部部分108-1可以包含类似于基底104的材料。可以由基底104的光刻图案化和蚀刻形成底部部分108-1。在一些实施例中，堆叠部分108-2可以包含半导体层222-1、222-2和222-3(统称为“半导体层222”)的堆叠，其可以是纳米结构的形式，例如纳米片、纳米线和纳米带。每个半导体层222可以形成纳米结构晶体管102a～102b的栅极结构112下方的通道区。在一些实施例中，半导体层222可以包含与基底104相似或不同的半导体材料。在一些实施例中，每个半导体层222可以包含硅。在一些实施例中，每个半导体层222可以包含硅锗。半导体层222的半导体材料在它们的外延成长期间可以未掺杂或者可以原位(in-situ)掺杂。每个半导体层222可以具有沿着z轴的厚度222t，其为约6nm至约15nm。在图1～图3中，栅极结构112下方的纳米结构108可以形成半导体装置100的通道区并代表半导体装置100的载流结构。虽然图2中示出三层半导体层222，但纳米结构晶体管102a～102b可以具有任意数量的半导体层222。
66.源极/漏极结构110可以设置于底部部分108-1上和堆叠部分108-2的两侧上。源极/漏极结构110可以作为半导体装置100的源极/漏极区。在一些实施例中，源极/漏极结构110可以具有任何几何形状，例如多边形、椭圆形和圆形。在一些实施例中，源极/漏极结构110可以包含与基底104的材料相同的外延成长半导体材料。在一些实施例中，外延成长半导体材料可以包含与基底104的材料不同的材料并使栅极结构112下方的通道区上产生应变。由于这种外延成长半导体材料的晶格常数不同于基底104的材料，通道区被应变以有利地增加半导体装置100的通道区中的载子迁移率。外延成长半导体材料可以包含：(i)半导体材料，例如锗和硅；(ii)化合物半导体材料，例如砷化镓和砷化铝镓；或(iii)半导体合金，例如硅锗和磷砷化镓。
67.在一些实施例中，源极/漏极结构110可以包含硅，并且可以在外延成长工艺期间使用n型掺质(例如磷和砷)原位掺杂。在一些实施例中，源极/漏极结构110可以包含硅、硅锗、锗或iii-v材料(例如锑化铟、锑化镓或锑化铟镓)，并且可以在外延成长期间使用p型掺质(例如硼、铟和镓)原位掺杂。在一些实施例中，源极/漏极结构110可以包含一或多个外延层，并且每个外延层可以具有不同的组成。
68.参照图1～图3，栅极结构112可以是多层结构并且可以包覆环绕堆叠部分108-2中的半导体层222的中间部分。在一些实施例中，每个半导体层222可以由栅极结构112之一或栅极结构112之一的一或多层包覆环绕，其中栅极结构112可以被称为“全绕式栅极(gaa)结构”和纳米结构晶体管102a和102b也可以称为“全绕式栅极场效晶体管102a～102b”。
69.如图2和图3所示，每个栅极结构112可以包含栅极介电层211和金属栅极结构213。在一些实施例中，栅极介电层211可以包含界面层和高介电常数介电层。在一些实施例中，栅极介电层211可以包含高介电常数(high-k)介电层。用语“high-k”可以指高介电常数。在半导体装置结构和制造工艺领域，高介电常数可以指大于sio2的介电常数(例如大于约3.9)的介电常数。在一些实施例中，界面层可以包含通过沉积工艺或氧化工艺形成的氧化硅。在一些实施例中，高介电常数介电层可以包含氧化铪(hfo2)、氧化锆(zro2)和其他合适的高介电常数介电材料。如图2和图3所示，栅极介电层211可以包覆环绕每个半导体层222中，由此使半导体层222彼此电隔离并与导电金属栅极结构213电隔离，以防止在纳米结构晶体管102a～102b操作期间栅极结构112和半导体层222之间的短路。在一些实施例中，栅极介电层211可以具有厚度211t，其为约至约
70.在一些实施例中，金属栅极结构213可以包含功函数层和栅极电极。功函数层可以包覆环绕半导体层222并且可以包含功函数金属以调节纳米结构晶体管102a～102b的临界电压(vt)。在一些实施例中，功函数层可以包含氮化钛、钌、钛铝、碳化钛铝、钽铝、碳化钽铝或其他合适的功函数金属。在一些实施例中，功函数层可以包含单个金属层或金属层堆叠。金属层堆叠可以包含功函数值彼此相等或不同的多个功函数金属。栅极电极可以包含钛、钽、铝、钴、钨、镍、钌和其他合适的导电材料。取决于相邻半导体层222之间的空间和栅极结构112的层的厚度，半导体层222可以被填充相邻半导体层222之间的空间之一或多层栅极结构112包覆环绕。
71.参照图1～图3，栅极间隔物114可以设置于栅极结构112的侧壁上并接触栅极介电层211。根据一些实施例，内间隔结构227可以设置成邻近半导体层222的端部并在源极/漏极结构110和栅极结构112之间。栅极间隔物114和内间隔结构227可以包含绝缘材料，例如氧化硅、氮化硅、氮氧化硅、氮碳化硅、碳氧化硅、氮碳氧化硅、低介电常数材料及前述的组合。在一些实施例中，栅极间隔物114和内间隔结构227可以包含相同的绝缘材料。在一些实施例中，栅极间隔物114和内间隔结构227可以包含不同的绝缘材料。栅极间隔物114和内间隔结构227可以包含单层或绝缘层堆叠。在一些实施例中，栅极间隔物114和内间隔结构227可以具有介电常数小于约3.9(例如约3.5、约3.0或约2.8)的低介电常数材料。在一些实施例中，内间隔结构227可以具有厚度227t，其为约4nm至约8nm。
72.根据一些实施例，保护层225可以设置于内间隔结构227和栅极结构112的栅极介电层211之间。保护层225可以在形成半导体装置100的纳米结构通道期间保护内间隔结构227和源极/漏极结构110。在一些实施例中，保护层225可以包含通过原子层沉积(atomic layer deposition，ald)、化学气相沉积(chemical vapor deposition，cvd)和其他合适的沉积方法沉积的介电材料。在一些实施例中，保护层225的蚀刻速率可以小于内间隔结构227的蚀刻速率。内间隔结构227和保护层225之间的蚀刻选择性可以为约10至约50。如本文所用，用语“蚀刻选择性”是指两种材料在相同蚀刻条件下的蚀刻速率之比。如果蚀刻选择性小于约10，则可能在半导体层222的形成期间损坏内间隔结构227和源极/漏极结构110。如果蚀刻选择性大于约50，保护层225可能会增加栅极结构112和源极/漏极结构110之间的寄生电容。在一些实施例中，保护层225可以包含高介电常数介电材料，例如hfo2和zro2。在一些实施例中，保护层225和栅极介电层211两者皆可以包含hfo2，并且由于在纳米结构通道形成期间使用含氟蚀刻剂，可以在保护层225和栅极介电层211的界面处检测到氟信号。
73.在一些实施例中，如图2所示，保护层225可以具有厚度225t，其可以为约至约小于栅极介电层211的厚度211t。在一些实施例中，厚度225t对内间隔结构227的厚度227t的第一比值可以为约0.02至约0.1。厚度225t对厚度211t的第二比值可以为约0.05至约0.3。如果厚度225t小于约第一比值小于约0.02、或第二比值小于约0.05，则保护层225在形成纳米结构通道期间可能不保护内间隔结构227和源极/漏极结构110。如果厚度225t大于约第一比值大于约0.1、或第二比值大于约0.3，则保护层225可能增加栅极结构112与源极/漏极结构110之间的寄生电容。
74.根据一些实施例，保护层225可以将源极/漏极结构110的损坏降低约75％至约95％。在一些实施例中，相较于没有保护层并使用具有调节流速的蚀刻剂气体形成纳米结构通道的场效晶体管装置，保护层可以将场效晶体管装置的装置性能提高约5％至约10％。
75.参照图1和图2，蚀刻停止层116可以设置于浅沟槽隔离区106、源极/漏极结构110和栅极间隔物114的侧壁上。蚀刻停止层116可以被配置为在源极/漏极结构110上形成源极/漏极接触结构期间保护浅沟槽隔离区106、源极/漏极结构110和栅极结构112。在一些实施例中，蚀刻停止层116可以包含例如氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅、氮碳化硼硅或前述的组合。
76.层间介电层118可以设置于浅沟槽隔离区106和源极/漏极结构110上方的蚀刻停止层116上。层间介电层118可以包含使用适用于可流动式介电材料的沉积方法沉积的介电材料。举例来说，可流动式氧化硅的沉积可以使用可流动式化学气相沉积(flowable chemical vapor deposition，fcvd)。在一些实施例中，介电材料可以包含氧化硅。
77.图4是根据一些实施例的用于制造在内间隔结构227上具有保护层225的半导体装置100的方法400的流程图。方法400可以不限于纳米结构晶体管装置并且可以适用于将受益于内间隔结构上的保护层的其他装置。可以在方法400的各种操作之间进行额外的制造操作，并且可以仅为了清楚和便于描述而省略。可以在方法400之前、期间及/或之后提供额外的工艺；本文简要描述这些额外工艺中的一或多个。此外，并非所有操作都可能需要进行本文提供的公开。此外，一些操作可以同时进行或以不同于图4所示的顺序进行。在一些实施例中，在当前描述的操作之外，还可以进行一或多个其他操作，或者一或多个其他操作可以置换当前描述的操作。
78.为了说明的目的，将参照用于制造如图5～图16中说明的半导体装置100的例示性制造工艺来描述图4中说明的操作。图5～图16根据一些实施例示出在其制造的各个阶段在内间隔结构227上具有保护层225的半导体装置100的剖面图和俯视图。
79.参照图4，方法400开始于操作410和在基底上形成包含第一半导体层和第二半导体层的纳米结构的工艺。举例来说，如图5所示，可以在基底104上形成纳米结构108*。纳米结构108*可以包含底部108-1和堆叠部分108-2*。堆叠部分108-2*可以包含第一组半导体层520-1、520-2和520-3(统称为“半导体层520”)和第二组半导体层222。可以交替配置堆叠第一组半导体层520和第二组半导体层222。在一些实施例中，可以在基底104上外延成长第一组半导体层520和第二组半导体层222。在一些实施例中，第一组半导体层520可以包含不同于基底104的半导体材料。第二组半导体层222可以包含与基底104相同的半导体材料。在一些实施例中，基底104和第二组半导体层222可以包含硅。第一组半导体层520可以包含硅锗。在一些实施例中，基底104和第二组半导体层222可以包含硅锗。第一组半导体层520可
以包含硅。在一些实施例中，硅锗中的锗浓度可以为约20％至约50％以增加第一组半导体层520和第二组半导体层222之间的蚀刻选择性。在一些实施例中，第一组半导体层520可以具有沿着z轴的厚度520t，其为约3nm至约10nm。第二组半导体层222可以具有沿着z轴的厚度222t，其为约6nm至约15nm。
80.可以在形成纳米结构108之后形成牺牲栅极结构512、形成栅极间隔物114以及形成源极/漏极区凹槽。参照图5，在一些实施例中，牺牲栅极结构512的形成可以通过非晶硅或多晶硅的毯覆式(blanket)沉积，随后光刻并蚀刻沉积的非晶硅或多晶硅。在一些实施例中，可以在形成牺牲栅极结构512之前，在纳米结构108上形成界面氧化物层521。界面氧化物层521可以包含氧化硅、氧化锗或前述的组合。
81.在一些实施例中，栅极间隔物114的形成可以通过毯覆式沉积介电材料，随后定向蚀刻以将介电材料保持在牺牲栅极结构512的侧壁表面上。在一些实施例中，介电材料可以包含氧化硅、氮化硅、氮氧化硅、氮碳化硅、碳氧化硅、氮碳氧化硅、低介电常数材料及前述的组合。
82.在一些实施例中，源极/漏极区凹槽可以包含在约40℃至约70℃的温度下进行的干式蚀刻工艺。干式蚀刻工艺可在约300v至约600v的电压下偏压。干式蚀刻工艺可以包含蚀刻剂，例如三氟甲烷(trifluoromethane，chf3)、二氟甲烷(difluoromethane，ch2f2)、氟甲烷(fluoromethane，ch3f)、氢氟酸(hcl)和羟胺(hydroxylamine，hbr)。蚀刻剂可以由载气携带，例如氩气(ar)和氦气(he)。在一些实施例中，干式蚀刻工艺可以蚀刻第一组半导体层520和第二组半导体层222的一部分并且可以延伸到底部部分108-1中，如图5所示。在凹蚀源极/漏极区之后，可以在第一组半导体层520和第二组半导体层222中形成开口510。第一半导体层520和第二半导体层222的端部可以被暴露以用于后续工艺。在一些实施例中，开口510可以具有沿着z轴的凹槽深度510d，其为约45nm至约55nm。
83.参照图4，在操作420中，在第一组半导体层的端部上形成保护层。举例来说，如图6～图10所示，保护层225可以形成在第一组半导体层520的端部上。根据一些实施例，图6～图10示出半导体装置100沿着图5所示的线c-c在其制造的各个阶段的俯视图。在一些实施例中，保护层225的形成在图6～图10中可以包含横向凹蚀第一组半导体层520、蚀刻界面氧化物层521、沉积介电层925和修整介电层925。
84.参照图7，根据一些实施例，可以通过选择性蚀刻工艺横向凹蚀第一组半导体层520。选择性蚀刻工艺可以在第一组半导体层520和第二组半导体层222之间具有高蚀刻选择性。在一些实施例中，选择性蚀刻工艺可以包含蚀刻剂，例如hf和f2气体，并且可以在约0℃至约40℃的温度和约100mtorr至约1000mtorr的压力下进行。在一些实施例中，选择性蚀刻工艺可以包含蚀刻剂，例如从三氟化氮解离的氟自由基，并且可以在约-10℃至约10℃的温度和约3mtorr至约1000mtorr的压力下进行。在选择性蚀刻工艺之后，可以移除第一组半导体层520的端部，并且可以横向凹蚀第一组半导体层520以形成凹槽520r，凹槽深度520d为约4nm至约8nm。
85.可以在横向凹蚀第一组半导体层520之后蚀刻界面氧化物层521。举例来说，如图8所示，可以蚀刻与第一组半导体层520的端部相邻的界面氧化物层521以与第一组半导体层520对齐。在一些实施例中，可以在约20℃至约100℃的温度和约10mtorr至约4000mtorr的压力下，通过例如hf和氨(nh3)的蚀刻剂的混合物进行界面氧化物层521的蚀刻。
86.可以在蚀刻界面氧化物层521之后沉积介电层925。举例来说，如图9所示，介电层925可以通过原子层沉积、化学气相沉积和其他合适的沉积方法毯覆式沉积在第一组半导体层520和第二组半导体层222上。在一些实施例中，介电层925可以包含高介电常数介电材料，例如hfo2和zro2。在一些实施例中，介电层925可以包含使用前驱物沉积的hfo2，例如四氯化铪(hfcl4)和水蒸气(h2o)。介电层925的沉积可以在约200℃至约400℃的温度和约1000mtorr至约3000mtorr的压力下。在一些实施例中，介电层925可以包含在第一组半导体层520的端部上的第一部分925-1和在第一组半导体层520的凹槽520r之外的第二部分925-2。由于第一组半导体层520的凹蚀，第一部分925-1的厚度925-1t可以大于第二部分925-2的厚度925-2t。在一些实施例中，厚度925-1t可以为约至约并且厚度925-2t可以为约至约
87.可以在沉积介电层925之后修整介电层925以形成保护层225。举例来说，如图9和图10所示，可以通过蚀刻工艺修整介电层925以形成保护层225。在一些实施例中，蚀刻工艺可以包含蚀刻剂，例如三氯化硼(bcl3)。蚀刻工艺可以在约40℃至约100℃的温度和约10mtorr至约4000mtorr的压力下进行约100s至约300s。修整工艺可以从第一组半导体层520的凹槽520r之外移除介电层925，并在第一组半导体层520上形成保护层225。在一些实施例中，在修整工艺之后，保护层225的厚度225t可以为约至约如果厚度225t小于约保护层225可能无法保护随后形成的内间隔结构227和源极/漏极结构110。如果厚度225t大于约则保护层225可能会增加后续形成的栅极结构112和源极/漏极结构110之间的寄生电容。
88.在一些实施例中，保护层225的蚀刻速率可以小于界面氧化物层521和第一组半导体层520的蚀刻速率。在一些实施例中，第一组半导体层520和保护层225之间的蚀刻选择性可以为约10至约50。在约10至约50的高蚀刻选择性之下，在随后移除第一组半导体层520期间可以不蚀刻保护层225。
89.参照图4，在操作430中，在保护层上形成间隔结构。举例来说，如图11所示，可以在保护层225上形成内间隔结构227。内间隔结构227的形成可以包含在栅极间隔物114和保护层225上沉积间隔层，以及修整间隔层以形成内间隔结构227。在一些实施例中，可以通过原子层沉积、化学气相沉积和其他合适的沉积方法在栅极间隔物114和保护层225上毯覆式沉积间隔层。在一些实施例中，间隔层可以包含绝缘材料，例如氧化硅、氮化硅、氮氧化硅、氮碳化硅、碳氧化硅、氮碳氧化硅、低介电常数材料及前述的组合。在一些实施例中，间隔层可以包含单层或绝缘层堆叠。在一些实施例中，间隔层可以具有介电常数小于约3.9的低介电常数材料。
90.可以在毯覆式沉积间隔层之后进行蚀刻工艺以移除第一组半导体层520的凹槽520r之外的间隔层。在一些实施例中，蚀刻工艺可以包含蚀刻剂的混合物，例如hf和nh3，并且可以在约20℃至约100℃的温度和约10mtorr至约4000mtorr的压力下进行。在蚀刻工艺之后，第一组半导体层520的凹槽520r中的间隔层可以保留并形成内间隔结构227。在一些实施例中，内间隔结构227的厚度227t可以为约4nm至约8nm。在一些实施例中，可以在形成内间隔结构227的蚀刻工艺期间蚀刻第二组半导体层222的端部。
91.参照图4，在操作440中，形成接触间隔结构和第二组半导体层的源极/漏极结构。
举例来说，如图12所示，源极/漏极结构110可以形成在底部部分108-1上接触内间隔结构227和第二组半导体层222。在一些实施例中，源极/漏极结构110可以通过(i)化学气相沉积，例如低压化学气相沉积(low pressure cvd，lpcvd)、原子层化学气相沉积(atomic layer cvd，alcvd)、超高真空化学气相沉积(ultrahigh vacuum cvd，uhvcvd)、减压化学气相沉积(reduced pressure cvd，rpcvd)和其他合适的化学气相沉积；(ii)分子束外延(molecular beam epitaxy，mbe)工艺；(iii)任何合适的外延工艺；或(iv)前述的组合外延成长。在一些实施例中，源极/漏极结构110的沉积可以通过外延沉积/部分蚀刻工艺，此工艺重复外延沉积/部分蚀刻工艺至少一次。这样重复沉积/部分蚀刻工艺可以称为循环沉积－蚀刻(cyclic deposition-etch，cde)工艺。cde工艺可以在成长期间减少形成的外延缺陷并且可以控制源极/漏极结构110的轮廓。在一些实施例中，源极/漏极结构110可以包含多个外延层并且可以在外延成长期间原位(in-situ)掺杂n型或p型掺质。
92.在一些实施例中，源极/漏极结构110可以包含硅并且可以在外延成长工艺期间使用n型掺质(例如磷和砷)进行原位掺杂。对于n型原位掺杂，可以使用n型掺杂前驱物，例如磷化氢、胂(arsine)和其他n型掺杂前驱物。在一些实施例中，源极/漏极结构110可以包含硅、硅锗、锗或iii-v材料(例如锑化铟、锑化镓或锑化铟镓)，并且可以在外延成长工艺期间使用p型掺质(例如硼、铟和镓)进行原位掺杂。对于p型原位掺杂，可以使用p型掺杂前驱物，例如二硼烷(diborane)、三氟化硼和其他p型掺杂前驱物。在一些实施例中，源极/漏极结构110的多个外延层中的每一个可以具有不同组成，例如不同掺质浓度及/或不同锗浓度。
93.参照图4，在操作450中，可以形成栅极结构以取代第一组半导体层。举例来说，参照图13～图16和图1～图3，可以移除第一组半导体层520并且可以形成包覆环绕第二组半导体层222的栅极结构112。在一些实施例中，栅极结构112的形成可以包含如图13所示的移除牺牲栅极结构512，如图14所示的移除界面氧化层521，如图15和图16所示的移除第一组半导体层520，以及如图1～图3所示的沉积栅极介电层211和金属栅极结构213。
94.在一些实施例中，可以在一或多个蚀刻工艺中移除牺牲栅极结构512。在一些实施例中，蚀刻工艺可以包含干式蚀刻工艺、湿式蚀刻工艺或其他合适的蚀刻工艺以移除牺牲栅极结构512而非栅极间隔物114和界面氧化物层521。在一些实施例中，蚀刻工艺可以包含在约10℃至约70℃的温度下进行的湿式蚀刻工艺。湿式蚀刻工艺可以包含蚀刻剂，例如hf、去离子水/臭氧溶液(dio3)、氢氧化钾(koh)、氢氧化铵(nh4oh)和四甲基氢氧化铵(tmah)。在移除牺牲栅极结构512之后，可以暴露出界面氧化物层521以用于后续蚀刻工艺，如图13所示。
95.在一些实施例中，可以通过蚀刻工艺移除界面氧化物层521。蚀刻工艺可以在约20℃至约100℃的温度和约10mtorr至约4000mtorr的压力下使用蚀刻剂的混合物，例如hf和氨(nh3)。在移除界面氧化物层521之后，可以暴露第一组半导体层520以用于后续蚀刻工艺，如图14所示。
96.在一些实施例中，可以通过选择性蚀刻工艺移除第一组半导体层520。在一些实施例中，第一组半导体层520可以具有比第二组半导体层222、栅极间隔物114和保护层225更高的蚀刻选择性。在一些实施例中，由于高蚀刻选择性，选择性蚀刻工艺可能不会在移除第一组半导体层520之后移除保护层225或第二组半导体层222。因此，保护层225可以保护内间隔结构227并防止损坏源极/漏极结构110。在一些实施例中，保护层225可以将源极/漏极
结构110的损坏降低约75％至约95％。
97.在一些实施例中，选择性蚀刻工艺可以包含蚀刻剂，例如hf和f2气体，并且可以在约0℃至约40℃的温度和约100mtorr至约1000mtorr的压力下进行。在一些实施例中，选择性蚀刻工艺可以包含蚀刻剂，例如从三氟化氮解离的氟自由基，并且可以在约-10℃至约10℃的温度和约3mtorr至约1000mtorr的压力下进行。在选择性蚀刻工艺之后，可以移除第一组半导体层520并且可以在第二组半导体层222之上和周围形成开口1612。可以暴露第二组半导体层222和保护层225以用于后续工艺。由于含氟蚀刻剂用于选择性蚀刻工艺以移除第一组半导体层520，保护层225和第二组半导体层222的表面可能有含氟残留物。在一些实施例中，如图16所示，半导体层222的端部的沿着z轴的厚度可以小于半导体层222的中间部分的厚度，因为半导体层222的端部可以在形成内间隔结构227期间被蚀刻。
98.如图1～图3所示，可以在开口1612中和第二组半导体层222上形成栅极结构112。栅极结构112可以包覆环绕半导体层222并且可以控制流过半导体层222的通道电流。在一些实施例中，形成栅极结构112可以包含形成栅极介电层211和形成金属栅极结构213。
99.在一些实施例中，栅极介电层211的形成可以包含在半导体层222上形成界面层以及在界面层和保护层225上形成高介电常数介电层。界面层和高介电常数介电层可以包覆环绕半导体层222中的每一个，并且高介电常数介电层可以沉积在保护层225上，如图2和图3所示。在一些实施例中，栅极介电层211可以包含形成在半导体层222和保护层225上的高介电常数介电层。在一些实施例中，栅极介电层211和保护层225两者皆可以包含相同的高介电常数介电材料。由于栅极结构112和内间隔结构227之间的保护层225，设置在半导体层222之间的金属栅极结构213周围的高介电常数介电材料可以沿着z轴和x轴具有不同的厚度。举例来说，如图2所示，金属栅极结构213上的高介电常数介电材料沿着z轴的厚度可以小于金属栅极结构213和内间隔结构227之间的高介电常数介电材料沿着x轴的厚度。在一些实施例中，栅极介电层211的厚度211t可以大于厚度225t。在一些实施例中，厚度211t可以为约至约由于保护层225表面的含氟残留物，在沉积高介电常数介电层之后，可以在保护层225与栅极介电层211的高介电常数介电层的界面处检测到氟信号。在一些实施例中，保护层225和栅极介电层211两者皆可以包含hfo2，并且可以在两层hfo2的界面处检测到氟信号。
100.在一些实施例中，形成金属栅极结构213可以包含形成一或多个功函数层的和形成栅极电极。取决于相邻半导体层222之间的空间，一或多个功函数层和栅极电极可以填充相邻半导体层222之间的空间。可以在形成栅极结构112之后形成栅极接触结构、形成源极/漏极接触结构、形成互连和其他工艺，为了简化而不详细描述。
101.本实用新型实施例中的各种实施例提供在集成电路中的半导体装置100(例如全绕式栅极场效晶体管)及/或其他半导体装置的内间隔结构227上形成保护层225的例示性方法。在移除第一组半导体层520以形成半导体装置100的纳米结构通道期间，保护层225可以防止蚀刻穿过内间隔结构227和损坏源极/漏极结构110。在一些实施例中，保护层225可以包含高介电常数介电材料(例如hfo2)以保护内间隔结构227。在一些实施例中，保护层225可以将源极/漏极结构110的损坏降低约75％至约95％。在一些实施例中，相较于没有保护层并使用具有调节流速的蚀刻剂气体形成纳米结构的场效晶体管装置，保护层225可以将半导体装置100的装置性能提高约5％至约10％。
102.在一些实施例中，半导体装置包含基底上的纳米结构。纳米结构包含多个半导体层。半导体装置还包含包覆环绕多个半导体层的中间部分的栅极结构和邻近多个半导体层的端部的间隔结构。栅极结构包含高介电常数介电层。半导体装置还包含介于高介电常数介电层和间隔结构之间的保护层。
103.在一些实施例中，保护层包含高介电常数介电材料。
104.在一些实施例中，高介电常数介电层和保护层包含氧化铪。
105.在一些实施例中，保护层具有第一厚度，并且高介电常数介电层具有大于第一厚度的第二厚度。
106.在一些实施例中，保护层的厚度为约至约
107.在一些实施例中，保护层具有第一厚度且高介电常数介电层具有第二厚度，第一厚度对第二厚度的比为约0.05至约0.3。
108.在一些实施例中，保护层和高介电常数介电层之间的界面包含氟。
109.在一些实施例中，半导体装置还包含在栅极结构的侧壁上的栅极间隔物，其中栅极间隔物接触高介电常数介电层。
110.在一些实施例中，方法包含在基底上形成纳米结构。纳米结构包含以交替配置堆叠的第一组半导体层和第二组半导体层。方法还包含在第一组半导体层的端部上形成保护层，在保护层上形成间隔结构，形成接触间隔结构和第二组半导体层的源极/漏极结构，以及形成栅极结构以取代第一组半导体层。栅极结构包含接触保护层的高介电常数介电层。
111.在一些实施例中，形成保护层包含：蚀刻第一组半导体层的端部；在第一组半导体层和第二组半导体层的端部沉积介电材料；以及从第二组半导体层的端部移除介电材料。
112.在一些实施例中，方法还包含在形成保护层之前，蚀刻邻近第一组半导体层的端部的界面层。
113.在一些实施例中，形成栅极结构包含：移除第一组半导体层以暴露出保护层；在保护层上沉积高介电常数介电层；以及在高介电常数介电层上沉积金属栅极结构。
114.在一些实施例中，形成栅极结构包含在保护层上沉积高介电常数介电层。
115.在一些实施例中，方法还包含蚀刻第一组半导体层和第二组半导体层以暴露出第一组半导体层和第二组半导体层的端部。
116.在一些实施例中，方法包含在基底上形成纳米结构。纳米结构包含以交替配置堆叠的第一组半导体层和第二组半导体层。方法还包含在第一组半导体层的端部上形成第一介电层，在第一介电层上形成间隔结构，形成接触间隔结构和第二组半导体层的源极/漏极结构，在第一介电层和第二组半导体层上形成第二介电层，以及在第二介电层上形成金属栅极结构。第二介电层比第一介电层厚。
117.在一些实施例中，形成第一介电层包含：蚀刻第一组半导体层的端部；在第一组半导体层和第二组半导体层的端部上沉积介电材料；以及从第二组半导体层的端部移除介电材料。
118.在一些实施例中，方法还包含在形成第一介电层之前，蚀刻邻近第一组半导体层的端部的界面层。
119.在一些实施例中，形成第二介电层包含：移除第一组半导体层；以及在第一介电层和第二组半导体层上沉积高介电常数介电材料。
120.在一些实施例中，形成金属栅极结构包含在第二介电层上沉积金属。
121.在一些实施例中，方法还包含蚀刻第一组半导体层和第二组半导体层以暴露出第一组半导体层和第二组半导体层的端部。
122.应理解的是，以实施方式部分而非说明书部分的摘要来解释权利要求。说明书部分的摘要可以阐述如新型创作人所设想的本实用新型实施例的一或多个但非所有可能的实施例，因此不以任何方式限制权利要求。
123.以上概述数个实施例的部件，使得本技术领域中技术人员可以更加理解本实用新型实施例的多个面向。本技术领域中技术人员应理解，他们能轻易地以本实用新型实施例为基础，设计或修改其他工艺和结构，以达到与本文介绍的实施例相同的目的及/或优点。本技术领域中技术人员也应理解，此类等效的结构未悖离本实用新型实施例的精神与范围，并且他们能在不违背本实用新型实施例的精神和范围下，做各式各样的改变、取代和调整。