半导体存储器设备和操作该半导体存储器设备的方法与流程

半导体存储器设备和操作该半导体存储器设备的方法
1.相关申请的交叉引用
2.本技术要求于2021年2月25日在韩国知识产权局提交的韩国专利申请号10-2021-0025923的优先权，该申请的整体公开内容通过引用并入本文。
技术领域
3.本公开涉及电子设备，并且更具体地，涉及半导体存储器设备和操作该半导体存储器设备的方法。


背景技术：

4.半导体存储器设备可以形成在二维结构(其中串被水平布置在半导体衬底上)或三维结构(其中串被垂直堆叠在半导体衬底上)中。三维存储器设备是为了解决二维半导体存储器设备的集成程度限制而设计的存储器设备，并且可以包括垂直堆叠在半导体衬底上的多个存储器单元。


技术实现要素：

5.根据本公开的一个实施例，一种半导体存储器设备可以包括存储器块、外围电路和控制逻辑。存储器块可以包括多个串组，该多个串组分别连接到多个源极选择线之中的对应源极选择线。外围电路可以被配置成执行将数据存储在存储器块内的编程操作。控制逻辑可以控制外围电路的编程操作。多个源极选择线可以被分组为多个源极选择线组。控制逻辑可以控制外围电路，以将多个源极选择线组之中的第一源极选择线组的电压增加到第一电平，第一源极选择线组包括连接到被选择的串组的源极选择线。
6.根据本公开的另一实施例，通过一种操作半导体存储器设备的方法，可以对存储器块执行编程操作，该存储器块可以包括第一至第n(n是大于或等于3的自然数)串组。编程操作可以包括多个编程循环。多个编程循环中的每个编程循环可以包括预充电阶段和验证阶段。验证阶段可以包括：将第一源极选择线和第二源极选择线的电压增加到第一电平，第一源极选择线连接到第一至第n串组之中的、被选择为编程目标的第一串组，第二源极选择线连接到第二串组。
附图说明
7.图1是图示根据本公开的一个实施例的半导体存储器设备的框图。
8.图2是图示图1的存储器单元阵列的一个实施例的图。
9.图3是图示图2的存储器块blk1至blkz中的任何一个存储器块blka的电路图。
10.图4是图示图2的存储器块blk1至blkz中的任何一个存储器块blkb的另一实施例的电路图。
11.图5是图示配置存储器块的串组的一个示例的图。
12.图6a是图示图5中所示的串组之中的第一串组的电路图。
13.图6b是图示第一和第二串组中包括的单元串的一部分的电路图。
14.图7是图示根据一个实施例的半导体存储器设备100中包括的页缓冲器pb1的电路图。
15.图8是图示配置存储器块的串组的另一示例的图。
16.图9是图示第一至第四串组中包括的单元串的一部分的电路图。
17.图10是图示根据本公开的一个实施例的半导体存储器设备的编程操作的图。
18.图11是根据本公开的一个实施例的流程图，其图示了在半导体存储器设备的编程操作期间的验证阶段的一个实施例。
19.图12是根据本公开的一个实施例的流程图，其图示了在半导体存储器设备的编程操作期间的预充电阶段的一个实施例。
20.图13是图示根据图11和图12的实施例的时序图。
21.图14是根据本公开的另一实施例的流程图，其图示了在半导体存储器设备的编程操作期间的验证阶段的一个实施例。
22.图15是根据本公开的另一实施例的流程图，其图示了在半导体存储器设备的编程操作期间的预充电阶段的一个实施例。
23.图16是图示根据图14和图15的实施例的时序图。
24.图17是图示包括图1的半导体存储器设备的存储器系统的一个实施例的框图。
25.图18是图示图17的存储器系统的一个应用示例的框图。
26.图19是图示包括参考图18描述的存储器系统的计算系统的框图。
具体实施方式
27.在本说明书或申请中公开的实施例的具体结构或功能描述被阐明，仅为了描述根据本公开的实施例。根据本公开的实施例可以以各种形式被实施，并且不应当被解释为限于本说明书或申请中描述的实施例。
28.在本公开的描述中，术语“第一”和“第二”可以用于描述各种部件，但部件不受这些术语的限制。这些术语可以用于将一个部件与另一部件区分开。例如，第一部件可以被称为第二部件并且第二部件可以被称为第一部件，而不脱离本公开的范围。
29.本公开的实施例提供一种能够减少编程扰动的半导体存储器设备、以及一种操作该半导体存储器设备的方法。
30.在一个实施例中，控制逻辑可以控制外围电路：在将验证电压施加到与存储器块连接的字线之中的被选择的字线、并且将验证通过电压施加到未被选择的字线之后，将第一源极选择线组的电压减小到第二电平。
31.在一个实施例中，控制逻辑可以控制外围电路：在将第一源极选择线组的电压增加到第一电平、将验证电压施加到与存储器块连接的字线之中的被选择的字线、将验证通过电压施加到未被选择的字线、以及将第一源极选择线组的电压减小到第二电平的同时，保持与第一源极选择线组不同的第二源极选择线组的电压。
32.在一个实施例中，第二源极选择线组的电压可以被保持在第二电平。
33.在一个实施例中，第一电平可以是用于使连接到第一源极选择线组的源极选择晶体管导通的电压，并且第二电平可以是接地电压。
34.在一个实施例中，控制逻辑可以控制外围电路：将预充电电压施加到与存储器块连接的共用源极线，并且将第一源极选择线组的电压增加到第一电平。
35.在一个实施例中，控制逻辑可以控制外围电路：在将第一源极选择线组的电压增加到第一电平之后，将第一源极选择线组的电压减小到第二电平。
36.在一个实施例中，控制逻辑可以控制外围电路：在将预充电电压施加到与存储器块连接的共用源极线、将第一源极选择线组的电压增加到第一电平、以及将第一源极选择线组的电压减小到第二电平的同时，保持与第一源极选择线组不同的第二源极选择线组的电压。
37.在一个实施例中，存储器块可以包括第一至第四串组，被选择的串组可以对应于第一串组，第一源极选择线组可以包括分别连接到第一和第二串组的第一和第二源极选择线，并且第二源极选择线组可以包括分别连接到第三和第四串组的第三和第四源极选择线。
38.在一个实施例中，控制逻辑可以控制外围电路：在将验证电压施加到与存储器块连接的字线之中的被选择的字线、并且将验证通过电压施加到未被选择的字线之后，将预充电电压施加到与存储器块连接的共用源极线。
39.在一个实施例中，控制逻辑可以控制外围电路：在将预充电电压施加到共用源极线之后，将第一源极选择线组的电压减小到第二电平。
40.在一个实施例中，属于第一源极选择线组的源极选择线可以彼此电连接。
41.在一个实施例中，属于第二源极选择线组的源极选择线可以彼此电连接。
42.在一个实施例中，验证步骤可以进一步包括：将第一和第二源极选择线的电压减小到第二电平。
43.在一个实施例中，第一电平可以是能够使第一串组和第二串组中包括的源极选择晶体管导通的电压，第二电平可以是接地电压，并且在验证阶段期间，第三源极选择线和第四源极选择线的电压可以被保持在第二电平，第三源极选择线连接到第一串组至第n串组之中的第三串组，第四源极选择线连接到第一串组至第n串组之中的第四串组。
44.在一个实施例中，预充电阶段可以包括：将预充电电压施加到与存储器块连接的共用源极线；以及将第一和第二源极选择线的电压增加到第一电平。
45.在一个实施例中，在预充电阶段期间，第三和第四源极选择线的电压可以被保持在第二电平。
46.在一个实施例中，预充电阶段可以包括：将预充电电压施加到与存储器块连接的共用源极线；以及将第一和第二源极选择线的电压减小到第二电平。
47.在一个实施例中，第一源极选择线和第二源极选择线可以彼此电连接，并且第三源极选择线和第四源极选择线可以彼此电连接。
48.本技术可以提供一种能够减少编程扰动的半导体存储器设备、以及操作该半导体存储器设备的方法。
49.图1是图示根据本公开的一个实施例的半导体存储器设备的框图。
50.参考图1，半导体存储器设备100包括存储器单元阵列110、地址解码器120、读取和写入电路130、控制逻辑140和电压生成器150。控制逻辑140可以被实现为硬件、软件、或硬件和软件的组合。例如，控制逻辑140可以是依照算法进行操作的控制逻辑电路、和/或执行
控制逻辑代码的处理器。
51.存储器单元阵列110包括多个存储器块blk1至blkz。多个存储器块blk1至blkz通过字线wl连接到地址解码器120。多个存储器块blk1至blkz通过位线bl1至blm连接到读取和写入电路130。多个存储器块blk1至blkz中的每个存储器块包括多个存储器单元。作为一个实施例，该多个存储器单元是非易失性存储器单元，并且可以由具有垂直通道结构的非易失性存储器单元来配置。存储器单元阵列110可以被配置为二维结构的存储器单元阵列。根据一个实施例，存储器单元阵列110可以被配置为三维结构的存储器单元阵列。同时，存储器单元阵列中包括的多个存储器单元中的每个存储器单元可以存储至少一位数据。在一个实施例中，存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储一位数据的单级单元(slc)。在另一实施例中，存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储两位数据的多级单元(mlc)。在又一实施例中，存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储三位数据的三级单元。在又一实施例中，存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储四位数据的四级单元。根据一个实施例，存储器单元阵列110可以包括多个存储器单元，每个存储器单元存储五位或更多位数据。
52.地址解码器120、读取和写入电路130、控制逻辑140和电压生成器150作为驱动存储器单元阵列110的外围电路进行操作。地址解码器120通过字线wl连接到存储器单元阵列110。地址解码器120被配置成响应于控制逻辑140的控制而操作。地址解码器120通过半导体存储器设备100内部的输入/输出缓冲器(未示出)接收地址。
53.地址解码器120被配置成对所接收的地址之中的块地址进行解码。地址解码器120根据解码的块地址来选择至少一个存储器块。此外，在读取操作期间的读取电压施加操作时，地址解码器120将在电压生成器150中生成的读取电压vread施加到被选择的存储器块的被选择的字线，并且将通过电压vpass施加到剩余的未被选择的字线。此外，在编程验证操作期间，地址解码器120将在电压生成器150中生成的验证电压施加到被选择的存储器块的被选择的字线，并且将通过电压vpass施加到剩余的未被选择的字线。
54.地址解码器120被配置成对所接收的地址中的列地址进行解码。地址解码器120将解码的列地址传送给读取和写入电路130。
55.半导体存储器设备100的读取操作和编程操作以页为单位来被执行。在请求读取操作和编程操作时接收的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址选择一个存储器块和一个字线。列地址由地址解码器120解码，并且被提供给读取和写入电路130。
56.地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
57.读取和写入电路130包括多个页缓冲器pb1至pbm。读取和写入电路130在存储器单元阵列110的读取操作期间可以作为“读取电路”进行操作，并且在存储器单元阵列110的写入操作期间可以作为“写入电路”进行操作。多个页缓冲器pb1至pbm通过位线bl1至blm连接到存储器单元阵列110。在读取操作和编程验证操作期间，为了感测存储器单元的阈值电压，在向连接到存储器单元的对应位线连续地供应感测电流的同时，多个页缓冲器pb1至pbm通过感测节点来感测根据对应存储器单元的编程状态而流动的电流量的改变，并且将所感测的改变锁存为感测数据。读取和写入电路130响应于从控制逻辑140输出的页缓冲器
控制信号而操作。
58.在读取操作期间，读取和写入电路130感测存储器单元的数据，临时存储读取的数据，并且将数据data输出到半导体存储器设备100的输入/输出缓冲器(未示出)。作为一个实施例，除了页缓冲器(或页寄存器)之外，读取和写入电路130还可以包括列选择电路等。
59.控制逻辑140连接到地址解码器120、读取和写入电路130、以及电压生成器150。控制逻辑140通过半导体存储器设备100的输入/输出缓冲器(未示出)，来接收命令cmd和控制信号ctrl。控制逻辑140被配置成响应于控制信号ctrl，来控制半导体存储器设备100的整体操作。此外，控制逻辑140输出控制信号，该控制信号用于调整多个页缓冲器pb1至pbm的感测节点预充电电位电平。控制逻辑140可以控制读取和写入电路130，以执行对存储器单元阵列110的读取操作。
60.响应于从控制逻辑140输出的控制信号，电压生成器150在读取操作期间生成读取电压vread和通过电压vpass。为了生成具有各种电压电平的多个电压，电压生成器150可以包括接收内部电源电压的多个泵浦电容器，并且响应于控制逻辑140的控制，通过选择性地激活该多个泵浦电容器来生成多个电压。
61.地址解码器120、读取和写入电路130、以及电压生成器150可以用作对存储器单元阵列110执行读取操作、写入操作和擦除操作的“外围电路”。外围电路基于控制逻辑140的控制，对存储器单元阵列110执行读取操作、写入操作和擦除操作。
62.图2是图示图1的存储器单元阵列的一个实施例的图。
63.参考图2，存储器单元阵列110包括多个存储器块blk1至blkz。每个存储器块可以具有三维结构。每个存储器块包括堆叠在衬底上的多个存储器单元。这样的多个存储器单元沿 x方向、 y方向和 z方向布置。参考图3和图4，对每个存储器块的结构进行更多描述。
64.图3是图示图2的存储器块blk1至blkz中的任何一个存储器块blka的电路图。
65.参考图3，存储器块blka包括多个单元串cs11至cs1m和cs21至cs2m。作为一个实施例，多个单元串cs11至cs1m和cs21至cs2m中的每个单元串可以形成为
‘
u’形。在存储器块blka中，m个单元串被布置在行方向(即， x方向)上。在图3中，两个单元串被布置在列方向(即， y方向)上。然而，这是为了描述方便，并且可以理解，三个或更多单元串可以被布置在列方向上。
66.多个单元串cs11至cs1m和cs21至cs2m中的每个单元串包括至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn、管道晶体管pt和至少一个漏极选择晶体管dst。
67.选择晶体管sst和dst以及存储器单元mc1至mcn中的每一者可以具有类似的结构。作为一个实施例，选择晶体管sst和dst以及存储器单元mc1至mcn中的每一者可以包括通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。作为一个实施例，可以在每个单元串中提供用于提供通道层的柱。作为一个实施例，可以在每个单元串中提供柱，该柱用于提供通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜中的至少一者。
68.每个单元串的源极选择晶体管sst连接在共用源极线csl与存储器单元mc1至mcp之间。
69.作为一个实施例，布置在相同行中的单元串的源极选择晶体管连接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管连接到不同的源极选
择线。在图3中，第一行的单元串cs11至cs1m的源极选择晶体管连接到第一源极选择线ssl1。第二行的单元串cs21至cs2m的源极选择晶体管连接到第二源极选择线ssl2。
70.作为另一实施例，单元串cs11至cs1m和cs21至cs2m的源极选择晶体管可以共同连接到一个源极选择线。
71.每个单元串的第一存储器单元mc1至第n存储器单元mcn连接在源极选择晶体管sst与漏极选择晶体管dst之间。
72.第一存储器单元mc1至第n存储器单元mcn可以被划分为：第一存储器单元mc1至第p存储器单元mcp、和第p 1存储器单元mcp 1至第n存储器单元mcn。第一存储器单元mc1至第p存储器单元mcp在与 z方向相反的方向上依次布置，并且串联连接在源极选择晶体管sst与管道晶体管pt之间。第p 1存储器单元mcp 1至第n存储器单元mcn在 z方向上依次布置，并且串联连接在管道晶体管pt与漏极选择晶体管dst之间。第一存储器单元mc1至第p存储器单元mcp和第p 1存储器单元mcp 1至第n存储器单元mcn通过管道晶体管pt彼此连接。每个单元串的第一存储器单元mc1至第n存储器单元mcn的栅极分别连接到第一字线wl1至第n字线wln。
73.每个单元串的管道晶体管pt的栅极连接到管道线pl。
74.每个单元串的漏极选择晶体管dst连接在对应位线与存储器单元mcp 1至mcn之间。布置在行方向上的单元串连接到在行方向上延伸的漏极选择线。第一行的单元串cs11至cs1m的漏极选择晶体管连接到第一漏极选择线dsl1。第二行的单元串cs21至cs2m的漏极选择晶体管连接到第二漏极选择线dsl2。
75.布置在列方向上的单元串连接到在列方向上延伸的位线。在图3中，第一列的单元串cs11和cs21连接到第一位线bl1。第m列的单元串cs1m和cs2m连接到第m位线blm。
76.布置在行方向上的单元串中的、连接到相同字线的存储器单元配置一个页。例如，第一行的单元串cs11至cs1m之中的、连接到第一字线wl1的存储器单元配置一个页。第二行的单元串cs21至cs2m之中的、连接到第一字线wl1的存储器单元配置另一页。可以通过选择漏极选择线dsl1和dsl2中的任何一个漏极选择线，来选择在一个行方向上布置的单元串。可以通过选择字线wl1至wln中的任何一个字线，来选择被选择的单元串的一个页。
77.作为另一实施例，可以提供偶数位线和奇数位线，来代替第一位线bl1至第m位线blm。此外，布置在行方向上的单元串cs11至cs1m或cs21至cs2m之中的、偶数编号的单元串可以分别连接到偶数位线，并且布置在行方向上的单元串cs11至cs1m或cs21至cs2m之中的、奇数编号的单元串可以分别连接到奇数位线。
78.作为一个实施例，第一存储器单元mc1至第n存储器单元mcn中的至少一个存储器单元可以被用作虚设存储器单元。例如，提供至少一个虚设存储器单元，以减小在源极选择晶体管sst与存储器单元mc1至mcp之间的电场。备选地，提供至少一个虚设存储器单元，以减小在漏极选择晶体管dst与存储器单元mcp 1至mcn之间的电场。随着提供更多的虚设存储器单元，针对存储器块blka的操作的可靠性提高，然而存储器块blka的尺寸增加。随着提供更少的虚设存储器单元，存储器块blka的尺寸可以减小，然而针对存储器块blka的操作的可靠性可能降低。
79.为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需要的阈值电压。在针对存储器块blka的擦除操作之前或之后，可以执行
针对所有或部分的虚设存储器单元的编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与相应虚设存储器单元连接的虚设字线的电压，虚设存储器单元可以具有所需要的阈值电压。
80.图4是图示图2的存储器块blk1至blkz中的任何一个存储器块blkb的另一实施例的电路图。
81.参考图4，存储器块blkb包括多个单元串cs11'至cs1m'和cs21'至cs2m'。多个单元串cs11'至cs1m'和cs21'至cs2m'中的每个单元串沿 z方向延伸。多个单元串cs11'至cs1m'和cs21'至cs2m'中的每个单元串包括堆叠在存储器块blkb下面的衬底(未示出)上的：至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn、以及至少一个漏极选择晶体管dst。
82.每个单元串的源极选择晶体管sst连接在共用源极线csl与存储器单元mc1至mcn之间。布置在相同行中的单元串的源极选择晶体管连接到相同源极选择线。布置在第一行中的单元串cs11'至cs1m'的源极选择晶体管连接到第一源极选择线ssl1。布置在第二行中的单元串cs21'至cs2m'的源极选择晶体管连接到第二源极选择线ssl2。作为另一实施例，单元串cs11'至cs1m'和cs21'至cs2m'的源极选择晶体管可以共同连接到一个源极选择线。
83.每个单元串的第一存储器单元mc1至第n存储器单元mcn串联连接在源极选择晶体管sst与漏极选择晶体管dst之间。第一存储器单元mc1至第n存储器单元mcn的栅极分别连接到第一字线wl1至第n字线wln。
84.每个单元串的漏极选择晶体管dst连接在对应位线与存储器单元mc1至mcn之间。布置在行方向上的单元串的漏极选择晶体管连接到在行方向上延伸的漏极选择线。第一行的单元串cs11'至cs1m'的漏极选择晶体管连接到第一漏极选择线dsl1。第二行的单元串cs21'至cs2m'的漏极选择晶体管连接到第二漏极选择线dsl2。
85.因此，除了从每个单元串中排除了管道晶体管pt之外，图4的存储器块blkb具有与图3的存储器块blka的等效电路类似的等效电路。
86.作为另一实施例，可以提供偶数位线和奇数位线，来代替第一位线bl1至第m位线blm。此外，布置在行方向上的单元串cs11'至cs1m'或cs21'至cs2m'之中的偶数编号的单元串可以分别连接到偶数位线，并且布置在行方向上的单元串cs11'至cs1m'或cs21'至cs2m'之中的奇数编号的单元串可以分别连接到奇数位线。
87.作为一个实施例，第一存储器单元mc1至第n存储器单元mcn中的至少一个存储器单元可以被用作虚设存储器单元。例如，提供至少一个虚设存储器单元，以减小在源极选择晶体管sst与存储器单元mc1至mcn之间的电场。备选地，提供至少一个虚设存储器单元，以减小在漏极选择晶体管dst与存储器单元mc1至mcn之间的电场。随着提供更多的虚设存储器单元，针对存储器块blkb的操作的可靠性提高，然而存储器块blkb的尺寸增加。随着提供更少的虚设存储器单元，存储器块blkb的尺寸可以减小，然而针对存储器块blkb的操作的可靠性可能降低。
88.为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需要的阈值电压。在针对存储器块blkb的擦除操作之前或之后，可以执行针对所有或部分的虚设存储器单元的编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与相应虚设存储器单元连接的虚设字线的电压，虚设存储器单元可以具有
所需要的阈值电压。
89.图5是图示配置存储器块的串组的一个示例的图。
90.参考图5，图3和图4中所示的存储器块blka和blkb中包括的串组string group 1和string group 2被示出。例如，一起参考图3，存储器块blka中包括的串组可以被限定为共享漏极选择线或源极选择线的单元串。例如，在图3中，共享第一漏极选择线dsl1和第一源极选择线ssl1的单元串cs11至cs1m可以配置第一串组string group 1。同时，共享第二漏极选择线dsl2和第二源极选择线ssl2的单元串cs21至cs2m可以配置第二串组string group 2。
91.作为另一示例，在图4中，共享第一漏极选择线dsl1和第一源极选择线ssl1的单元串cs11'至cs1m'可以配置第一串组string group 1。同时，共享第二漏极选择线dsl2和第二源极选择线ssl2的单元串cs21'至cs2m'可以配置第二串组string group 2。存储器块包括在 y方向上布置的两个串组string group 1和string group 2。串组string group 1和string group 2中的每个串组包括在行方向(即， x方向)上布置的单元串。同时，串组string group 1和string group 2中的每个串组包括在串方向(即， z方向)上布置的页。随后将参考图6a和图6b描述每个串组的配置。
92.图6a是图示图5中所示的串组之中的第一串组的电路图。由于第二串组也可以与第一串组相同地被配置，因此第二串组的详细电路图被省略。
93.参考图6a，第一串组string group 1包括共享第一漏极选择线dsl1和第一源极选择线ssl1的单元串cs11至cs1m。即，第一串组string group 1中包括的单元串cs11至cs1m共同连接到第一漏极选择线dsl1和第一源极选择线ssl1。在第一串组string group 1中，在 x方向上布置单元串cs11至cs1m。单元串cs11至cs1m分别连接到对应位线bl1至blm。
94.同时，第一串组string group 1包括在 z方向上布置的页page11至page1n。页page11至page1n中的每个页可以是连接到对应字线wl1到wln的存储器单元的集合。
95.虽然未在图6a中被示出，第二串组string group 2也可以包括在 x方向上布置的单元串cs21至cs2m。同时，第二串组string group 2可以包括在 z方向上布置的页page21至page2n。
96.图6b是图示第一和第二串组中包括的单元串的一部分的电路图。
97.参考图6b，第一串组string group 1中包括的单元串cs11和第二串组string group 2中包括的单元串cs21被示出。图6b可以是在 x方向上图示图5中示出的存储器块的电路图。因此，在图6b中，第一串组string group 1中包括的单元串cs12至cs1m和第二串组string group 2中包括的单元串cs22至cs2m未被示出。
98.第一串组string group 1的单元串cs11包括存储器单元mc11至mc1n，存储器单元mc11至mc1n连接在第一漏极选择晶体管dst1与第一源极选择晶体管sst1之间。第二串组string group 2的单元串cs21包括存储器单元mc21至mc2n，存储器单元mc21至mc2n连接在第二漏极选择晶体管dst2与第二源极选择晶体管sst2之间。
99.第一串组string group 1中包括的单元串cs11和第二串组string group 2中包括的单元串cs21共同连接到位线bl1。同时，页缓冲器pb1共同连接到位线bl1。即，第一串组string group 1中包括的单元串cs11和第二串组string group 2中包括的单元串cs21可以共享页缓冲器pb1。
group 2中包括的单元串cs21、第三串组string group 3中包括的单元串cs31和第四串组string group 4中包括的单元串cs41。图9可以是在 x方向上图示图8中所示的存储器块的电路图。
109.第一串组string group 1的单元串cs11包括存储器单元mc11至mc1n，存储器单元mc11至mc1n连接在第一漏极选择晶体管dst1与第一源极选择晶体管sst1之间。第二串组string group 2的单元串cs21包括存储器单元mc21至mc2n，存储器单元mc21至mc2n连接在第二漏极选择晶体管dst2与第二源极选择晶体管sst2之间。第三串组string group 3的单元串cs31包括存储器单元mc31至mc3n，存储器单元mc31至mc3n连接在第三漏极选择晶体管dst3与第三源极选择晶体管sst3之间。第四串组string group 4的单元串cs41包括存储器单元mc41至mc4n，存储器单元mc41至mc4n连接在第四漏极选择晶体管dst4与第四源极选择晶体管sst4之间。
110.包括两个串组的存储器块参考图5至图7。然而，如图8和图9中所示，还可以配置包括四个串组的存储器块。
111.在本公开的一个实施例中，图9中所示的源极选择线ssl1至ssl4可以被分组为两个源极选择线组。例如，假设第一串组string group 1是编程目标。在这种情况下，第一个串组string group1变为被选择的串组，并且第二串组string group 2至第四串组string group 4变为未被选择的串组。单元串cs11被包括在被选择的串组中，并且单元串cs21、cs31和cs41中的每个单元串被包括在未被选择的串组中。
112.例如，在源极选择线ssl1至ssl4之中，第一源极选择线ssl1和第二源极选择线ssl2可以属于第一源极选择线组，第一源极选择线ssl1连接到作为被选择的串组的第一串组string group 1，第二源极选择线ssl2连接到未被选择的串组中的任何一个未被选择的串组(例如，第二串组string group 2)。同时，第三源极选择线ssl3和第四源极选择线ssl4可以属于第二源极选择线组，第三源极选择线ssl3和第四源极选择线ssl4连接到剩余的未被选择的串组，即，分别连接到第三串组string group 3和第四串组string group 4。依照根据本公开的一个实施例的半导体存储器设备和操作该半导体存储器设备的方法，在半导体存储器设备的编程操作期间的验证阶段中，第一源极选择线组的电压可以增加，并且第二源极选择线组的电压可以被保持。相应地，连接到第一源极选择线组的源极选择晶体管sst1和sst2导通，并且连接到第二源极选择线组的源极选择晶体管sst3和sst4关断。此后，验证电压可以被施加到字线之中的、与被选择的存储器块连接的被选择的字线，并且验证通过电压可以被施加到未被选择的字线。
113.在一个实施例中，属于相同源极选择线组的源极选择线可以彼此连接。例如，属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2可以彼此电连接。此外，属于第二源极选择线组的第三源极选择线ssl3和第四源极选择线ssl4可以彼此电连接。
114.同时，在图9中，示出了其中存储器块包括四个串组的一个实施例，但本公开不限于此。例如，根据本公开的一个实施例的半导体存储器设备中包括的存储器块可以包括n个串组。这里，n可以是大于或等于4的自然数。
115.参考图11至图16，描述根据本公开的一个实施例的半导体存储器设备和操作该半导体存储器设备的方法。
116.图10是图示根据本公开的一个实施例的半导体存储器设备的编程操作的图。
117.参考图10，半导体存储器设备的编程操作可以包括多个循环。每个循环包括预充电阶段、编程阶段和验证阶段。
118.在预充电阶段中，设置存储器块中的作为编程目标的串组的位线电压，并且执行存储器块中的不是编程目标的串组的串预充电操作。
119.设置作为编程目标的串组的位线电压的操作包括：将位线电压设置成编程允许电压或编程禁止电压，以便将数据编程在作为编程目标的页中。由于在后续编程阶段中将编程脉冲施加到被选择的字线，连接到被设置为编程允许电压的位线的存储器单元的阈值电压可以移动。同时，在后续编程阶段中，连接到被设置为编程禁止电压的位线的存储器单元的阈值电压可以不移动。
120.在一个实施例中，编程允许电压可以是接地电压。在这种情况下，在如图7中所示的页缓冲器pb1的结构中，通过第五nmos晶体管n5、第四nmos晶体管n4和第一nmos晶体管n1，接地电压可以被传输到位线bl1。
121.在一个实施例中，编程禁止电压可以是电源电压vcore。在这种情况下，在如图7中所示的页缓冲器pb1的结构中，通过第一pmos晶体管p1、第二nmos晶体管n2和第一nmos晶体管n1，电源电压vcore可以被传输到位线bl1。在另一实施例中，通过第一pmos晶体管p1、第二pmos晶体管p2、第三nmos晶体管n3和第一nmos晶体管n1，电源电压vcore可以被传输到位线bl1。
122.当编程允许电压被传输到位线并且编程禁止电压被传输到位线时，第一nmos晶体管n1可以导通，并且从而对应的电压被传输到位线。即，通过将施加到页缓冲器pb1至pbm的页缓冲器感测信号pb_sense从关断电压增加到导通电压，来执行设置位线电压的操作。
123.在编程阶段中，编程脉冲被施加到被选择的字线，并且编程通过电压被施加到未被选择的字线，以选择性地移动被选择的页中包括的存储器单元的阈值电压。此时，可以根据在预充电阶段中设置的相应位线电压，来移动或保持被选择的页中包括的存储器单元的阈值电压。即，在与预充电阶段中被设置成施加编程允许电压的位线连接的存储器单元中，由于编程脉冲被施加到被选择的字线，阈值电压可以移动。此外，在与预充电阶段中被设置成施加编程禁止电压的位线连接的存储器单元中，即使编程脉冲被施加到被选择的字线，阈值电压也不会移动。
124.在验证阶段中，通过验证电压检查被选择的页中包括的存储器单元是否被编程为目标编程状态。当被选择的页中包括的存储器单元之中的预定比率或更大比率的存储器单元的阈值电压达到目标电平时，编程操作完成。在这种情况下，不执行后续循环，并且编程操作结束。当其阈值电压达到目标电平的存储器单元少于被选择的页中包括的存储器单元之中的预定比率时，编程操作未结束，并且执行后续循环。如本文中关于诸如预定比率的参数所使用的词语“预定”意指：参数的值在该参数被用在处理或算法中之前被确定。对于一些实施例，参数的值在处理或算法开始之前被确定。在其他实施例中，参数的值在处理或算法期间、但在参数被用在处理或算法中之前被确定。
125.图11是根据本公开的一个实施例的流程图，其图示了在半导体存储器设备的编程操作期间的验证阶段的一个实施例。参考图11，验证阶段包括：将第一源极选择线组的电压增加到第一电平，第一源极选择线组包括第一源极选择线，第一源极选择线连接到被选择的存储器块中包括的多个串组之中的被选择的串组，并且保持包括剩余源极选择线的第二
源极选择线组的电压(s110)；将验证电压施加到与被选择的存储器块连接的字线之中的被选择的字线，并且将验证通过电压施加到未被选择的字线(s130)；以及将第一源极选择线组的电压减小到第二电平，并且保持第二源极选择线组的电压(s150)。在下文中，作为一个示例，描述其中图8的串组之中的第一串组是被选择的串组的情况。
126.在步骤s110中，将第一源极选择线组的电压增加到第一电平，并且保持第二源极选择线组的电压。第一源极选择线组可以至少包括连接到被选择的串组的源极选择线。在参考图8和图9描述的示例中，由于第一串组string group 1是被选择的串组，所以第一源极选择线组包括第一源极选择线ssl1。此外，分别连接到未被选择的串组的第二源极选择线ssl2至第四源极选择线ssl4中的至少一个源极选择线可以被包括在第一源极选择线组中。例如，第二源极选择线ssl2可以被包括在第一源极选择线组中。
127.当第一源极选择线ssl1和第二源极选择线ssl2被包括在第一源极选择线组中时，作为剩余源极选择线的第三源极选择线ssl3和第四源极选择线ssl4被包括在第二源极选择线组中。
128.即，第一源极选择线组包括连接到被选择的串组的源极选择线，并且包括连接到一个未被选择的串组的源极选择线。同时，第二源极选择线组包括分别连接到未被选择的串组的源极选择线。
129.同时，在步骤s110中，可以将连接到被选择的串组的漏极选择线的电压增加到第一电平，并且可以保持连接到未被选择的串组的漏极选择线的电压。
130.在步骤s130中，验证电压被施加到字线之中的与被选择的存储器块连接的被选择的字线，并且验证通过电压被施加到未被选择的字线。相应地，执行被选择的串组的存储器单元之中的、连接到被选择的字线的存储器单元的阈值电压验证操作。
131.在步骤s150中，将第一源极选择线组的电压减小到第二电平，并且保持第二源极选择线组的电压。在一个实施例中，第二电平可以是接地电压。相应地，在步骤s110中增加到第一电平的第一源极选择线组的电压可以再次减小到接地电压。在步骤s150中，第二源极选择线组的电压可以保持接地电压。
132.随着步骤s110至s150被执行，可以执行在编程操作期间的一个编程循环中包括的验证阶段。参考图13描述步骤s110至s150。
133.图12是根据本公开的一个实施例的流程图，其图示了在半导体存储器设备的编程操作期间的预充电阶段的一个实施例。
134.参考图12，预充电阶段包括：将预充电电压施加到共用源极线(s210)；将第一源极选择线组的电压增加到第一电平，并且保持第二源极选择线组的电压(s230)；以及将第一源极选择线组的电压减小到第二电平(s250)。
135.在步骤s210中，预充电电压被施加到共用源极线。预充电电压是用于对未被选择的串组中包括的单元串的负升压通道电压进行预充电的电压，该未被选择的串组连接到第一源极选择线组之中的第二源极选择线ssl2，即第二串组string group 2。此后，在步骤s230中，由于第一源极选择线组的电压增加到作为导通电压的第一电平，第二串组string group 2中包括的第二源极选择晶体管sst2导通。相应地，第二串组string group 2中包括的单元串cs21至cs2m的负升压通道电压被预充电。
136.此后，在步骤s250中，第一源极选择线组的电压可以减小到第二电平，即接地电
压。随着步骤s210至s250被执行，可以执行在编程操作期间的一个编程循环中包括的预充电阶段。参考图13描述步骤s210至s250。
137.图13是图示根据图11和图12的实施例的时序图。在图13中，示出了第n-1编程循环的验证阶段和第n编程循环的预充电阶段。参考图13，示出了其中存储器块中包括的第一至第四串组之中的第一串组被选择为编程目标的情况。例如，在图13中，示出了如下情况，其中第一串组中包括的存储器单元之中的、连接到第i字线wli的存储器单元被选择为编程目标存储器单元。
138.在图13中，示出了施加到被选择的第i字线wli的电压和施加到未被选择的字线的电压。此外，示出了施加到与被选择的第一串组string group 1连接的第一漏极选择线dsl1的电压，并且示出了施加到分别与第二串组string group 2至第四串组string group 4连接的第二漏极选择线dsl2至第四漏极选择线dsl4的电压。此外，示出了施加到第一源极选择线组的电压，第一源极选择线组包括与被选择的第一串组string group 1连接的第一源极选择线ssl1，并且示出了施加到第二源极选择线组的电压，第二源极选择线组包括剩余未被选择的源极选择线。例如，第一源极选择线组包括第一源极选择线ssl1和第二源极选择线ssl2，并且第二源极选择线组包括第三源极选择线ssl3和第四源极选择线ssl4。同时，在图13中，示出了共用源极线csl的电压。此外，图13示出了未被选择的串组之中的第二串组string group 2中包括的单元串的通道电位，第二串组string group 2连接到属于第一源极选择线组的第二源极选择线ssl2；并且示出了第三串组string group 3和第四串组string group 4中包括的单元串的通道电位，第三串组string group 3和第四串组string group 4连接到属于第二源极选择线组的第三源极选择线ssl3和第四源极选择线ssl4。
139.在验证阶段的时间t1处，验证电压v
vrf
被施加到被选择的字线wli，并且验证通过电压v
vrpass
被施加到未被选择的字线。同时，导通电压v1被施加到第一漏极选择线dsl1，并且作为关断电压的接地电压被施加到第二漏极选择线dsl2至第四漏极选择线dsl4。此外，导通电压v1被施加到属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2，并且属于第二源极选择线组的第三源极选择线ssl3和第四源极选择线ssl4的电压保持接地电压。同时，共用源极线csl的电压也保持接地电压。
140.在时间t1处，由于导通电压被施加到第一源极选择线ssl1和第二源极选择线ssl2，因此第一串组string group 1和第二串组string group 2中包括的单元串的通道电位保持0v。这是因为第一源极选择晶体管sst1和第二源极选择晶体管sst2导通，并且从而共用源极线csl的电压被传输到通道。同时，在时间t1处，由于关断电压被施加到第三源极选择线ssl3和第四源极选择线ssl4，因此根据字线电压增加，第三串组string group 3和第四串组string group 4中包括的单元串的通道电位被向上升压到电压v2。
141.在时间t1处，导通电压被施加到第一源极选择线ssl1和第二源极选择线ssl2两者，但是导通电压仅被施加到第一漏极选择线dsl1，并且关断电压仅被施加到第二漏极选择线dsl2。因此，可以仅对第一串组string group 1中包括的存储器单元执行验证操作。
142.一起参考图11，可以在时间t1处执行步骤s110。即，由于执行步骤s110，属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2的电压增加到电压v1，电压v1是第一电平。同时，由于执行步骤s110，属于第二源极选择线组的第三源极选择线ssl3和第四源极选择线ssl4的电压保持接地电压。
143.此外，还可以在时间t1处执行步骤s130。即，在图11中，在执行步骤s110之后执行步骤s130，但本公开不限于此。即，可以同时执行步骤s110和步骤s130，或者可以在执行步骤s130之后执行步骤s110。
144.同时，在时间t2处，字线的电压可以减小到接地电压。此外，在时间t2处，第一漏极选择线dsl1的电压可以减小到接地电压。同时，在时间t2处，属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2的电压可以减小到接地电压。
145.由于第二源极选择线ssl2的电压在时间t2处减小到接地电压，第二源极选择晶体管sst2关断。同时，由于字线的电压全都一起减小，连接到第二源极选择线ssl2的第二串组string group 2的单元串cs21至cs2m的通道电位可以被负升压到电压v3，电压v3是负值。
146.同时，单元串cs31至cs3m和cs41至cs4m的通道电位也可以被负升压到电压v4，单元串cs31至cs3m和cs41至cs4m被包括在分别连接到第三源极选择线ssl3和第四源极选择线ssl4的第三串组string group 3和第四串组string group 4中。然而，由于单元串cs31至cs3m和cs41至cs4m的通道电位在时间t1处已经被升压到电压v2，因此即使通道电压在时间t2处被负升压，电压v4的最终电位也可以具有正值。
147.另一方面，由于第二串组string group 2的单元串cs21至cs2m的通道电位从接地电压被负升压，因此电压v3的最终电位可以是负值。因此，被负升压到负值的通道电压需要在预充电阶段中增加。
148.一起参考图11，可以在时间t2处执行步骤s150。即，在时间t2处，属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2的电压可以减小到第二电平，即接地电压，并且属于第二源极选择线组的第三源极选择线ssl3和第四源极选择线ssl4的电压可以被保持。
149.即，在图13的时段t1至t2中，执行第n-1编程循环的验证阶段。
150.此后，在时间t3处，预充电电压v
prch
被施加到共用源极线csl。在该状态中，在时间t4处，属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2的电压增加到第一电压电平v1。由于第一源极选择晶体管sst1和第二源极选择晶体管sst2导通，第二串组string group 2的单元串cs21至cs2m的、被负升压到负电压值v3的通道电位可以增加到电压v5。在一个实施例中，电压v5的电压值可以与预充电电压v
prch
基本相同。同时，由于属于第二源极选择线组的第三源极选择线ssl3和第四源极选择线ssl4的电压在时间t4处被保持在0v，因此第三源极选择晶体管sst3和第四源极选择晶体管sst4保持关断状态。即，第三串组string group 3和第四串组string group 4中包括的单元串cs31至cs3m和cs41至cs4m的通道电位可以被保持。此后，在时间t5处，属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2的电压可以减小到接地电压，接地电压是第二电平。
151.一起参考图12，可以在时间t3处执行步骤s210，并且可以在时间t4处执行步骤s230。即，在图12和图13中，在增加属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2的电压的步骤s230之前，执行将预充电电压v
prch
施加到共用源极线csl的步骤s210。然而，这是一个示例，并且本公开不限于此。与图12和图13中所示的不同，步骤s210和步骤s230可以被同时执行，或者步骤s230可以在步骤s210之前被执行。同时，图12的步骤s250可以在时间t5处被执行。
152.即，在图13的时段t3至t5中，执行第n编程循环的预充电阶段。
153.参考图13，第二串组string group 2的单元串的通道电位(其在验证阶段中通过负升压减小到负电压)可以在预充电阶段中被预充电。相应地，由于未被选择的串组中包括的单元串的通道电位在编程阶段中充分增加，所以可以防止编程扰动。
154.图14是根据本公开的另一实施例的流程图，其图示了在半导体存储器设备的编程操作期间的验证阶段的一个实施例。
155.参考图14，验证阶段包括：将第一源极选择线组的电压增加到第一电平，第一源极选择线组包括第一源极选择线，第一源极选择线连接到被选择的存储器块中包括的多个串组之中的被选择的串组，并且保持包括剩余源极选择线的第二源极选择线组的电压(s111)；以及将验证电压施加到与被选择的存储器块连接的字线之中的被选择的字线，并且将验证通过电压施加到未被选择的字线(s131)。步骤s111可以与图11的步骤s110基本相同，并且步骤s131可以与图11的步骤s130基本相同。因此，重复的描述被省略。
156.一起参考图11和图14，图11的实施例的情况包括将第一源极选择线组的电压减小到第二电平，以及保持第二源极选择线组的电压(s150)。另一方面，图14不包括对应的步骤。相应地，即使字线电压减小，也不会出现第二串组中的串的通道电位的负升压。这参考图16进行描述。
157.图15是根据本公开的另一实施例的流程图，其图示了在半导体存储器设备的编程操作期间的预充电阶段的一个实施例。
158.参考图15，预充电阶段包括：在保持第一源极选择线组和第二源极选择线组的电压的同时，将预充电电压施加到共用源极线(s211)；以及将第一源极选择线组的电压减小到第二电平(s251)。
159.步骤s211类似于图12的步骤s210，并且步骤s251类似于图12的步骤s250。因此，重复的描述被省略。
160.一起参考图12和15，图12的实施例的情况包括：将第一源极选择线组的电压增加到第一电平，以及保持第二源极选择线组的电压(s230)。另一方面，图15不包括对应的步骤。这参考图16进行描述。
161.图16是图示根据图14和图15的实施例的时序图。
162.在图16中，示出了第n-1编程循环的验证阶段和第n编程循环的预充电阶段。与参考图13描述的类似，参考图16，示出了其中存储器块中包括的第一至第四串组之中的第一串组被选择为编程目标的情况。例如，图16示出了如下情况，其中第一串组中包括的存储器单元之中的、连接到第i字线wli的存储器单元被选择为编程目标存储器单元。在下文中，与图13的描述重复的描述被省略。
163.在验证阶段的时间t6处，验证电压v
vrf
被施加到被选择的字线wli，并且验证通过电压v
vrpass
被施加到未被选择的字线。同时，导通电压v1被施加到第一漏极选择线dsl1，并且作为关断电压的接地电压被施加到第二漏极选择线dsl2至第四漏极选择线dsl4。此外，导通电压v1被施加到属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2，并且属于第二源极选择线组的第三源极选择线ssl3和第四源极选择线ssl4的电压保持接地电压。同时，共用源极线csl的电压也保持接地电压。
164.在时间t6处，由于导通电压被施加到第一源极选择线ssl1和第二源极选择线ssl2，因此第一串组string group 1和第二串组string group 2中包括的单元串的通道电
位保持0v。这是因为第一源极选择晶体管sst1和第二源极选择晶体管sst2导通，并且从而共用源极线csl的电压被传输到通道。同时，在时间t6处，由于关断电压被施加到第三源极选择线ssl3和第四源极选择线ssl4，因此根据字线电压增加，第三串组string group 3和第四串组string group 4中包括的单元串的通道电位被向上升压到电压v2。
165.一起参考图14，可以在时间t6处执行步骤s111。即，由于执行步骤s111，属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2的电压增加到电压v1，电压v1是第一电平。同时，由于执行步骤s111，属于第二源极选择线组的第三源极选择线ssl3和第四源极选择线ssl4的电压保持接地电压。
166.此外，还可以在时间t6处执行步骤s131。即，在图14中，在执行步骤s111之后执行步骤s131，但本公开不限于此。即，可以同时执行步骤s111和步骤s131，或者可以在执行步骤s131之后执行步骤s111。
167.同时，在时间t7处，字线的电压可以减小到接地电压。此外，在时间t7处，第一漏极选择线dsl1的电压可以减小到接地电压。同时，在时间t7处，属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2的电压可以被保持。这一点与图13的实施例不同。在图13的实施例中，在时间t2处，属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2的电压可以减小到接地电压(s150)。另一方面，在图16的实施例中，在时间t7处，第一源极选择线ssl1和第二源极选择线ssl2的电压被保持。
168.由于第二源极选择线ssl2的电压在时间t7处保持导通电压，第二源极选择晶体管sst2保持导通状态。因此，即使字线的电压全都一起减小，连接到第二源极选择线ssl2的第二串组string group2的单元串cs21至cs2m的通道电位可以保持0v。
169.同时，在时间t7处，单元串cs31至cs3m和cs41至cs4m的通道电位可以被负升压到电压v4，单元串cs31至cs3m和cs41至cs4m被包括在分别连接到第三源极选择线ssl3和第四源极选择线ssl4的第三串组string group 3和第四串组string group 4中。然而，由于单元串cs31至cs3m和cs41至cs4m的通道电位在时间t6处已经被升压到电压v2，因此即使通道电压在时间t7处被负升压，电压v4的最终电位也可以具有正值。
170.另一方面，由于第二串组string group 2的单元串cs21至cs2m的通道电位保持接地电压，因此该通道电压需要在预充电阶段中增加。
171.此后，在时间t8处，预充电电压v
prch
被施加到共用源极线csl。因此，在时间t8处，第二串组string group 2的单元串cs21至cs2m的通道电位可以从接地电压增加到电压v5。在一个实施例中，电压v5的电压值可以与预充电电压v
prch
基本相同。同时，由于属于第二源极选择线组的第三源极选择线ssl3和第四源极选择线ssl4的电压在时间t8处被保持在0v，所以第三源极选择晶体管sst3和第四源极选择晶体管sst4保持关断状态。即，第三串组string group 3和第四串组string group 4中包括的单元串cs31至cs3m和cs41至cs4m的通道电位可以被保持。此后，在时间t9处，属于第一源极选择线组的第一源极选择线ssl1和第二源极选择线ssl2的电压可以减小到接地电压，接地电压是第二电平。
172.一起参考图15，可以在时间t8处执行步骤s211，并且可以在时间t9处执行步骤s251。即，在图16的时段t8至t9中，执行第n编程循环的预充电阶段。
173.参考图16，在验证阶段中，第二串组string group 2的单元串的通道电位保持接地电压。因此，在预充电阶段中，第二串组string group 2的单元串的通道电位可以被预充
电。相应地，由于未被选择的串组中包括的单元串的通道电位在编程阶段中充分增加，所以可以防止编程扰动。
174.图17是图示存储器系统的一个实施例的框图，该存储器系统包括图1的半导体存储器设备100。
175.参考图17，存储器系统1000包括半导体存储器设备100和存储器控制器1100。半导体存储器设备100可以是参考图1描述的半导体存储器设备。
176.存储器控制器1100连接到主机host和半导体存储器设备100。存储器控制器1100被配置成响应于来自主机host的请求来访问半导体存储器设备100。例如，存储器控制器1100被配置成控制半导体存储器设备100的读取、写入、擦除和后台操作。存储器控制器1100被配置成提供在半导体存储器设备100与主机host之间的接口。存储器控制器1100被配置成驱动用于控制半导体存储器设备100的固件。
177.存储器控制器1100包括随机存取存储器(ram)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。ram1110被用作以下中的至少一者：处理单元1120的操作存储器、在半导体存储器设备100与主机host之间的高速缓冲存储器、以及在半导体存储器设备100与主机host之间的缓冲存储器。处理单元1120控制存储器控制器1100的整体操作。此外，在写入操作期间，存储器控制器1100可以临时存储从主机host提供的编程数据。
178.主机接口1130包括用于在主机host与存储器控制器1100之间执行数据交换的协议。作为一个实施例，存储器控制器1100被配置成通过各种接口协议中的至少一种接口协议与主机host通信，该各种接口协议诸如为通用串行总线(usb)协议、多媒体卡(mmc)协议、外围部件互连(pci)协议、pci快速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机系统接口(scsi)协议、增强型小型盘接口(esdi)协议、集成驱动电子器件(ide)协议和私有协议。
179.存储器接口1140与半导体存储器设备100接口连接。例如，存储器接口1140包括nand接口或nor接口。
180.错误校正块1150被配置成：使用错误校正码(ecc)，检测和校正从半导体存储器设备100接收的数据的错误。处理单元1120可以控制半导体存储器设备100，以根据错误校正块1150的错误检测结果，来调整读取电压并且执行重新读取。作为一个实施例，错误校正块可以被提供作为存储器控制器1100的部件。
181.存储器控制器1100和半导体存储器设备100可以被集成到一个半导体设备中。作为一个实施例，存储器控制器1100和半导体存储器设备100可以被集成到一个半导体设备中，以形成存储器卡。例如，存储器控制器1100和半导体存储器设备100可以被集成到一个半导体设备中，以形成诸如以下的存储器卡：pc卡(个人计算机存储器卡国际协会(pcmcia))、紧凑型闪存卡(cf)、智能媒体卡(sm或smc)、记忆棒、多媒体卡(mmc、rs-mmc或微型mmc)、sd卡(sd、迷你sd、微型sd或sdhc)或通用闪存存储(ufs)。
182.存储器控制器1100和半导体存储器设备100可以被集成到一个半导体设备中，以形成半导体驱动器(固态驱动器(ssd))。半导体驱动器(ssd)包括被配置成将数据存储在半导体存储器中的存储设备。当存储器系统1000被用作半导体驱动器(ssd)时，连接到存储器系统1000的主机的操作速度显著提高。
183.作为另一示例，存储器系统1000被提供作为电子设备的各种部件中的一种部件，该电子设备诸如为计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、web平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航设备、黑匣子、数字相机、3维电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、和数字视频播放器、能够在无线环境中传送和接收信息的设备、配置家庭网络的各种电子设备之一、配置计算机网络的各种电子设备之一、配置远程信息处理网络的各种电子设备之一、rfid设备、或配置计算系统的各种部件之一。
184.作为一个实施例，半导体存储器设备100或存储器系统可以被安装为各种类型的封装。例如，半导体存储器设备100或存储器系统1000可以以诸如以下的方法被封装和安装：封装上封装(pop)、球栅阵列(bga)、芯片级封装(csp)、塑料引线芯片载体(plcc)、塑料双列直插式封装(pdip)、华夫包装中的裸片、晶片形式的裸片、板上芯片(cob)、陶瓷双列直插式封装(cerdip)、塑料公制四方平坦包装(mqfp)、薄型四方平坦包装(tqfp)、小外形集成电路(soic)、收缩小外形封装(ssop)、薄型小外形封装(tsop)、系统级封装(sip)、多芯片封装(mcp)、晶片级制造封装(wfp)、或晶片级处理的堆叠封装(wsp)。
185.图18是图示图17的存储器系统的一个应用示例的框图。
186.参考图18，存储器系统2000包括半导体存储器设备2100和存储器控制器2200。半导体存储器设备2100包括多个半导体存储器芯片。该多个半导体存储器芯片被划分为多个组。
187.在图18中，该多个组分别通过第一信道ch1至第k信道chk与存储器控制器2200通信。每个半导体存储器芯片与参考图1描述的半导体存储器设备100类似地被配置和操作。
188.每个组被配置成通过一个共用信道与存储器控制器2200通信。存储器控制器2200与参考图17描述的存储器控制器1100类似地被配置，并且被配置成通过多个信道ch1至chk，控制半导体存储器设备2100的多个存储器芯片。
189.图19是图示计算系统的框图，该计算系统包括参考图18描述的存储器系统。
190.计算系统3000包括中央处理设备3100、随机存取存储器(ram)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
191.存储器系统2000通过系统总线3500电连接到中央处理设备3100、ram 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理设备3100处理的数据被存储在存储器系统2000中。
192.在图19中，半导体存储器设备2100通过存储器控制器2200连接到系统总线3500。然而，半导体存储器设备2100可以被配置成直接连接到系统总线3500。此时，存储器控制器2200的功能由中央处理设备3100和ram 3200来执行。
193.在图19中，提供了参考图18描述的存储器系统2000。然而，存储器系统2000可以用参考图17描述的存储器系统1000代替。作为一个实施例，计算系统3000可以包括参考图17和图18描述的存储器系统1000和2000两者。
194.本说明书及附图中公开的本公开的实施例利用具体示例被提供，仅用于描述本公开的技术内容和帮助理解本公开，并不旨在限制本公开的范围。