一种半导体器件及其制作方法与流程

1.本发明属于半导体技术领域，特别涉及一种半导体器件及其制作方法。


背景技术：

2.横向双扩散金属氧化物半导体(lateral double-diffused metal-oxide semiconductor，ldmos)器件因功耗低、耐高压以及与互补金属氧化物半导体（complementary metal oxide semiconductor，cmos）工艺兼容等优点，常与cmos或双极结型晶体管（bipolar junction transistor，bjt）器件集成到一块芯片上，即制备集成bipolar-cmos-dmos器件工艺（bcd工艺），广泛应用在集成电源管理电路等产品中。
3.因此，如何简化ldmos的制备工艺，获得高质量的ldmos器件成为急需解决的问题。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制作方法，通过本发明提供的半导体器件及其制作方法，可以简化半导体器件的制备工艺，降低生产成本并获得高质量的半导体器件器件。
5.为解决上述技术问题，本发明是通过以下技术方案实现的：本发明提供一种半导体器件的制作方法，其至少包括：提供一衬底；在所述衬底上形成漂移区和阱区；在所述漂移区内进行离子注入，形成顶部埋层区；在所述顶部埋层区上方的所述衬底表面进行氧离子注入，形成富氧区；通过氧化反应，在所述衬底表面形成氧化层，所述富氧区的所述氧化层厚度大于所述富氧区以外的所述氧化层厚度。
6.在本发明一实施例中，所述富氧区的形成步骤包括：在所述漂移区和所述阱区上形成光阻层；图案化所述光阻层，在所述漂移区上形成开口，所述开口暴露出部分所述漂移区；以图案化的所述光阻层为掩膜，向所述开口进行离子注入，形成所述顶部埋层区；在所述开口中注入氧离子，形成所述富氧区。
7.在本发明一实施例中，形成所述顶部埋层区的离子注入能量为20~70kev。
8.在本发明一实施例中，形成所述富氧区的氧离子注入能量为1~50kev。
9.在本发明一实施例中，所述氧化层的形成步骤包括：将所述衬底放入反应室中；将所述反应室温度加热到900~1100℃；通入氮气和氧气，在所述富氧区以外的所述衬底表面形成厚度为5~60nm的氧化层，在所述富氧区形成厚度为100~500nm的氧化层。
10.在本发明一实施例中，所述氮气和所述氧气的体积通入比例为1:3~1:10。
11.在本发明一实施例中，在形成所述氧化层时，所述顶部埋层区的杂质离子扩散，三维包裹所述富氧区的所述氧化层。
12.在本发明一实施例中，所述半导体器件的制作方法还包括：蚀刻所述富氧区以外的部分所述氧化层，形成栅极氧化层和隔离氧化层，所述栅极氧化层的厚度小于所述隔离氧化层的厚度；在所述栅极氧化层和部分所述隔离氧化层上形成栅极。
13.在本发明一实施例中，所述半导体器件的制作方法还包括：在所述漂移区中形成漏极；在所述阱区中形成源极。
14.本发明的另一个目的还在于，提供一种半导体器件，包括：衬底；漂移区，位于所述衬底中，且所述漂移区内设置有顶部埋层区；阱区，位于所述衬底中，且与所述漂移区相邻设置；栅极氧化层，位于所述漂移区与所述阱区上；隔离氧化层，位于所述漂移区内，所述隔离氧化层的厚度大于所述栅极氧化层的厚度，所述顶部埋层区三维包裹所述隔离氧化层。
15.本发明提供的一种半导体器件及其制作方法，富氧区和顶部埋层区能够实现自对准，提高半导体器件性能。在生产过程中，能够简化制作工艺，提高生产效率，加大生产产能，并降低生产成本。综上所述，通过本发明提供一种半导体器件及其制作方法，能够降低生产成本并获得高质量的半导体器件。
16.当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
17.为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1为一实施例中漂移区和阱区分布示意图。
19.图2为一实施例中在漂移区和阱区上形成图案化光阻层示意图。
20.图3为一实施例中顶部埋层区和富氧区进行离子注入过程示意图。
21.图4为一实施例中顶部埋层区和富氧区结构示意图。
22.图5为一实施例中氧化层结构示意图。
23.图6为一实施例中多晶硅层示意图。
24.图7为一实施例中掺杂区分布示意图。
25.图8为一实施例中栅极结构示意图。
26.图9为一实施例中侧墙结构示意图。
27.图10为一实施例中自对准硅化物阻挡层示意图。
28.图11为一实施例中半导体器件示意图。
29.标号说明：
10衬底；101外延层；102深阱区；110漂移区；120阱区；130图案化光阻层；131开口；140顶部埋层区；150富氧区；160氧化层；161栅极氧化层；162隔离氧化层；170多晶硅层；180第一掺杂区；190第二掺杂区；200第三掺杂区；210栅极结构；220侧墙结构；230自对准硅化物阻挡层；240绝缘层；21第一导电插塞；22第二导电插塞；23第三导电插塞；24第四导电插塞。
具体实施方式
30.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
31.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
32.本发明提供的一种半导体器件及其制作方法，对半导体制作过程进行优化，能够简化制作流程，且制备的半导体器件具有优异的性能，可广泛应用在hf高频功率放大器、vhf功率放大器、uhf功率放大器、广播传输器、微波雷达以及导航系统等。
33.请参阅图1所示，在本发明一实施例中，以制备一种横向双扩散金属氧化物半导体(lateral double-diffused metal-oxide semiconductor，ldmos)为例进行阐述，当然，本技术提供的半导体器件的制作方法可用来制备不同厚度的同一材料的结构层。
34.请参阅图1所示，在本发明一实施例中，首先提供衬底10，且衬底10可以为任意适于形成的材料，例如为硅片等基板，且衬底可以为p掺杂的半导体衬底，也可以为n掺杂的半导体衬底，本实施例中，衬底10例如为p掺杂的半导体衬底。
35.请参阅图1所示，在本发明一实施例中，在靠近衬底10的底部，衬底10内设置有p型的外延层101，且外延层101可以是和衬底10同质外延层，例如为硅层，也可以是异质外延层，例如为硅锗层或碳化硅等。通过离子注入较外延层101浓度高的杂质离子，形成深阱区102，且深阱区102注入的离子例如可以为p型或n型，在本实施例中，例如注入硼（b）或镓（ga）等p型杂质，形成p型深阱区。其中，深阱区102的厚度大于外延层101的厚度，且外延层101可以提高击穿电压和减小集半导体器件的串联电阻，深阱区102可以降低半导体器件的闩锁效应（latch-up），提高半导体器件的良率。
36.请参阅图1所示，在本发明一实施例中，在外延层101上，通过离子注入形成漂移区110，在深阱区102上通过离子注入形成阱区120，且漂移区110和深阱区102的注入离子类型不同。在本实施例中，漂移区110例如注入磷（p）或砷（as）等n型杂质，形成n型漂移区，阱区120例如注入硼（b）或镓（ga）等p型杂质，形成p型阱区，且漂移区110的深度大于阱区120的深度。在其他实施例中，漂移区110例如可设置为p型漂移区，阱区120例如可设置为n型阱区，可根据制作的半导体器件的类型进行选择。通过设置漂移区110的深度大于阱区120的深度，可以提高半导体器件的耐压值。
37.请参阅图2所示，在本发明一实施例中，在漂移区110和阱区120形成后，在衬底10
的表面形成图案化光阻层130。其中，图案化光阻层130上设置有开口131，且开口131位于漂移区110上，开口131暴露出漂移区110的表面，即光阻覆盖阱区120和部分漂移区110。其中，开口131用来定位后期制备的隔离氧化层的位置，且开口131的尺寸与隔离氧化层的尺寸相同。
38.请参阅图3至图4所示，在本发明一实施例中，在图案化光阻层130形成后，以图案化光阻层130为掩膜，分步进行离子注入，在开口131对应的漂移区110内，形成顶部埋层区140和富氧区150，且富氧区150位于顶部埋层区140的顶部。具体的，在开口131内，以高注入能量注入例如硼（b）等p型杂质，形成顶部埋层区140，即形成p型顶部埋层区（p-top），且p型杂质的注入能量例如为20~70kev，注入剂量例如为1x10
12
cm-2
~1x10
15
cm-2
。通过设置顶部埋层区140，可减小ldmos晶体管的表面电场，提高ldmos晶体管的耐压性能。再以较低的注入能量例如注入氧离子（o）等含氧杂质，以形成富氧区150，因注入能量低于p型杂质的注入能量，所以富氧区150形成于顶部埋层区140上。其中，氧离子的注入剂量例如为1x10
12
cm-2
~1x10
16
cm-2
，注入能量例如为1~50kev。在氧离子注入完成后，去除图案化光阻层130。在本实施例中，富氧区150的深度例如为50~500nm，顶部埋层区140的厚度例如为800~4000nm，顶部埋层区140和富氧区150的宽度例如为6~50μm。在其他实施例中，顶部埋层区140和富氧区150的深度和宽度可根据制作要求进行灵活选择。通过一道光罩制程先后注入p型离子和氧离子，实现了顶部埋层区140和富氧区150的自对准功能，避免在形成顶部埋层区140后，再通过硅的局部氧化工艺（local oxidation of silicon，locos）制备隔离氧化层的过程中，顶部埋层区140和隔离氧化层未对准而出现的导通电阻（ron）过大，影响半导体器件的性能。本发明实现了顶部埋层区140和富氧区150的自对准，能够降低半导体器件的导通电阻，改善半导体器件性能。且相对于先形成顶部埋层区后，再形成隔离氧化层的两道光罩制备过程，本发明提供的制备方法，只通过一道光罩制程，简化了制作工艺，并减低了制作成本。
39.请参阅图5所示，在本发明一实施例中，在漂移区110和阱区120的表面形成氧化层160和隔离氧化层162，且氧化层160和隔离氧化层162例如通过干氧氧化法、水汽氧化法或湿氧氧化法等方法形成。在本实施例中，氧化层160和隔离氧化层162例如通过干氧氧化法形成，具体的，将衬底10放入反应室中，例如放入炉管中，先将炉管进行抽真空操作，再通入例如氮气（n2）等性质稳定的气体，将炉管内的压强维持在常压状态，将炉管内的温度加热到例如为900~1100℃，再通入氮气和氧气（o2）进行反应，在此温度下反应20min~300min，反应结束后，衬底10在稳定气体氛围下进行冷却，例如在氮气或氩气（ar）等氛围下冷却。其中，在加热反应过程中，持续通入氮气和氧气的混合气体，确保炉管内的常压状态，且氮气和氧气的体积通入比例例如为1:3~1:10。通过干氧氧化法形成氧化层，形成的栅极氧化层成膜质量较好，可以提高半导体器件的性能。
40.请参阅图4至图5所示，在本发明一实施例中，氧化层160由阱区120和部分漂移区110的表面的硅氧化得到，隔离氧化层162由富氧区150氧化得到。在本实施例中，由于富氧区150包含氧离子，相较于单晶硅区域，富氧区150氧化生长速度大于其余区域的速度，体积膨胀速度较快，得到的隔离氧化层162的厚度大于氧化层160的厚度。在本实施例中，氧化层160的厚度例如为5~60nm，隔离氧化层162在漂移区110以上部位的厚度例如为100~500nm，隔离氧化层162位于漂移区110内的厚度例如为80~600nm。氧化层160和隔离氧化层162的厚度可根据富氧区150中氧离子的注入浓度、注入能量、氧化温度、氧化时间以及气体中氧气
的占比等条件进行调整。在本发明中，氧化层160和隔离氧化层162的厚度一般根据半导体器件的要求进行选择，其中，氧化层160用来调节开启电压，隔离氧化层162主要起到隔离作用。在热氧化过程中，顶部埋层区140的掺杂离子发生扩散，边缘扩散成弧状结构，将三维包裹隔离氧化层162，提高隔离效果，并在半导体器件工作时，增加接触面积，提高半导体器件的压耐值。在本发明中，通过设置富氧区，在氧化过程中，通过一次高温氧化，可在不同区域形成厚度不同的氧化层，相较于分步形成不同厚度的氧化区域，减少高温氧化制程，能够降低制作成本，提高生产产能。通过本发明提供的方法，氧化层的厚度易于调节控制，简化制作工艺。
41.请参阅图6所示，在本发明一实施例中，在氧化层160和隔离氧化层162上形成多晶硅层170，多晶硅层170可以为p型，也可以为n型，且多晶硅层170的掺杂类型与衬底10的掺杂类型不同。在本实施例中，多晶硅层170例如为n型，且多晶硅层170的厚度例如为200~400nm，在其他实施例中，多晶硅层170的厚度可以根据实际需要进行设定。具体的，在氧化层160和隔离氧化层162上形成多晶硅层170，后在多晶硅层170上形成光刻胶，然后对光刻胶进行曝光以及显影，形成图案化的光阻层（图中未显示）。然后通过例如干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀多晶硅层170。在本实施例中，例如采用干法刻蚀工艺依次各向异性刻蚀多晶硅层170，且氧化层160和隔离氧化层162可以作为多晶硅层170的刻蚀停止层。在多晶硅层170刻蚀到氧化层160和隔离氧化层162时，停止刻蚀。即保留的多晶硅层170位于部分氧化层160和部分隔离氧化层162上，且多晶硅层170横跨在漂移区110和阱区120上。
42.请参阅图7所示，在本发明一实施例中，以氧化层160为掩膜，进行离子注入，在漂移区110和阱区120上形成多个掺杂区。具体的，在漂移区110的顶部区域设置第一掺杂区180，且第一掺杂区180作为ldmos晶体管的漏极区。在阱区120的顶部区域形成第二掺杂区190和第三掺杂区200，其中，第二掺杂区190作为ldmos晶体管的源极区，第三掺杂区200为ldmos晶体管的基极区。且第一掺杂区180和第二掺杂区190为第一类型掺杂，第三掺杂区200为第二类型掺杂，第一类型掺杂和第二类型掺杂可以为p型，也可以为n型，但要保证第一类型掺杂和第二类型掺杂的掺杂类型不同。在本实施例中，第一类型掺杂例如为n型掺杂，第二类型掺杂例如为p型掺杂，在其他实施例中，也可以设置第一类型掺杂为p型掺杂，第二类型掺杂为n型掺杂，具体根据制作的ldmos晶体管的类型进行选择。
43.请参阅图8所示，在本发明一实施例中，在掺杂区形成后，在多晶硅层170和隔离氧化层162上形成图案化光阻层（图中未显示），以图案化光阻层为掩膜，通过例如干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合的方式去除位于多晶硅层170以外区域的氧化层160。在本实施例中，例如选择干法刻蚀工艺去除氧化层160，刻蚀完成后，去除图案化光阻层。将剩余的氧化层160定义为栅极氧化层161，且将栅极氧化层161和多晶硅层170定义为栅极结构210，以作为ldmos晶体管的栅极。通过先形成掺杂区，再形成栅极结构，防止在形成掺杂区时，离子注入对衬底的损失，提高半导体器件的性能。
44.请参阅图9所示，在本发明一实施例中，在形成栅极结构210后，在栅极结构210两侧形成侧墙结构220。具体的，在多晶硅层170、阱区120、漂移区110以及隔离氧化层162上形成侧墙介质层（图中未显示），且侧墙介质层的材料例如为氧化硅、氮化硅或者氧化硅和氮化硅叠层等材料。形成侧墙介质层之后，例如可采用光刻等刻蚀工艺去除多晶硅层170、阱
区120、漂移区110以及部分隔离氧化层162上的侧墙介质层，保留位于栅极结构210两侧的侧墙介质层，即形成侧墙结构220。且侧墙结构220的高度与栅极结构210的高度一致，侧墙结构220的宽度由栅极结构210的顶部至底部逐渐增加，通过设置绝缘性侧墙结构220，防止制备的ldmos产生漏电现象。在本实施例中，侧墙结构220的形状例如为圆弧状，在其他实施例中，侧墙结构220的形状还可以为其他形状，可根据制作要求进行选择。
45.请参阅图10所示，在本发明一实施例中，在侧墙结构220形成后，在掺杂区和多晶硅层170上，形成自对准硅化物阻挡层230（self-aligned block，sab）。即自对准硅化物阻挡层230覆盖第一掺杂区180、第二掺杂区190、第三掺杂区200以及多晶硅层170的顶部。具体地，第一掺杂区180、第二掺杂区190、第三掺杂区200以及多晶硅层170的顶部形成金属层（图中未显示），且金属层例如为钛层（ti）、钴层（co）或镍层（ni）等，然后对衬底10进行第一次退火，第一次退火的温度例如为350~550℃，使得金属原子与第一掺杂区180、第二掺杂区190、第三掺杂区200以及多晶硅层170中的硅原子反应，形成中间硅化物层，然后中间硅化物层进行第二次退火，第二次退火的温度比第一次退火的温度高，第二次退火的温度例如为600~800℃。中间硅化物层经过退火之后转化为硅化物层，即自对准硅化物阻挡层230。自对准硅化物阻挡层230具有良好的热稳定性，可以降低器件的电阻，并保证与后期制备的金属电极接触良好。
46.请参阅图11所示，在本发明一实施例中，在自对准硅化物阻挡层230形成之后，在自对准硅化物阻挡层230上形成绝缘层240，绝缘层240覆盖全部衬底表面，且绝缘层240例如设置为氧化硅层，以保护ldmos晶体管。在绝缘层240上设置多个通道，直至暴露出自对准硅化物阻挡层230，在通道内设置金属连线，例如钨、铜或银等金属，以形成导电插塞。导电插塞包括第一导电插塞21、第二导电插塞22、第三导电插塞23以及第四导电插塞24，其中，第一导电插塞21设置在第一掺杂区180上，与第一掺杂区180上的自对准硅化物阻挡层230连接，即第一导电插塞21与漏极区连接，以作为ldmos晶体管的漏极。第二导电插塞22设置在栅极结构210上，且与栅极结构210上的自对准硅化物阻挡层230连接在，以作为ldmos晶体管的栅极。第三导电插塞23位于第二掺杂区190上，且与第二掺杂区190上的自对准硅化物阻挡层230连接，以作为ldmos晶体管的源极。第四导电插塞24位于第三掺杂区200，且与第三掺杂区200上的自对准硅化物阻挡层230连接，以作为ldmos晶体管的基极，以起到接地作用。
47.综上所述，本发明提供一种半导体器件及其制作方法，自对准形成富氧区和顶部埋层区，提高半导体器件性能和简化制备工艺，一次热氧化工艺形成栅极氧化层和隔离氧化层，即在不同区域一步形成不同厚度的氧化层，提高生产效率，降低生产成本。
48.以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。