电致发光显示装置的制作方法

电致发光显示装置
1.相关申请的交叉引用
2.本技术要求于2020年7月27日提交的韩国专利申请第10-2020-0092910的权益，其通过引用合并到本文中，如同在本文中完全阐述一样。
技术领域
3.本公开涉及电致发光显示装置。


背景技术：

4.电致发光显示装置根据发光层的材料分为无机电致发光显示装置和有机电致发光显示装置。电致发光显示装置的每个像素包括自发光的发光元件，并且通过根据图像数据的灰度控制发光元件的发光量来调节亮度。每个像素电路可以包括向发光元件提供像素电流的驱动晶体管、对驱动晶体管的栅极-源极电压进行编程的至少一个开关晶体管以及电容器。
5.这样的电致发光显示装置正在向高清显示装置发展。为了确保构成数据驱动器的源极集成电路之间的抽头间隔(tap interval)并降低制造成本，高清模型采用双速率驱动(drd)类型。根据drd类型，在水平方向上连续设置的其间具有单条数据线的两个像素共享上述单条数据线，并且由从该数据线提供的数据电压顺序地驱动。当采用drd类型时，由于不仅数据驱动器的输出通道的数量而且连接至数据驱动器的输出通道的数据线的数量被减少到属于一条像素线的像素的数量的一半(在此，一条像素线是指在水平方向上连续设置的一组像素)，因此可以确保处理裕度并且降低制造成本。然而，当采用drd类型时，由于共享一条数据线的两个像素的驱动定时需要在时间上彼此分离，因此栅极线的数量可能加倍。
6.栅极线连接至栅极驱动器。当栅极线的数量增加时，栅极驱动器的电路尺寸和安装栅极驱动器的区域增加，因此面板设计可能会因设计区域不足而受到限制，并且显示面板的边框区域会增加。在用于内部补偿的像素结构中，即，在其中在像素电路中补偿包括多个开关晶体管的驱动晶体管中的电特性变化的像素结构中，这些问题可能变得严重。


技术实现要素：

7.因此，为了解决上述问题，本公开的实施方式提供了一种能够减小drd内部补偿类型中栅极线数量的增加(例如，使栅极线数量的增加最小化)的电致发光显示装置。
8.为了实现这些目的和其他优点，并且根据本发明的目的，如本文所体现和广泛描述的，一种电致发光显示装置包括：第一像素；第二像素，第二像素与第一像素共享数据线、参考电压线和初始化电压线并被设置成在水平方向上与第一像素相邻；第一栅极线，第一栅极线连接至第一像素并被设置成向第一像素提供第一栅极控制信号；第二栅极线，第二栅极线连接至第二像素并被设置成向第二像素提供第二栅极控制信号；第三栅极线，第三栅极线公共地连接至第一像素和第二像素并被设置成向第一像素和第二像素提供第三栅
极控制信号；以及第四栅极线，第四栅极线公共地连接至第一像素和第二像素并被设置成向第一像素和第二像素提供第四栅极控制信号，其中，在第一像素中包括的第一驱动元件的沟道宽度与在第二像素中包括的第二驱动元件的沟道宽度不同。
附图说明
9.图1是示出根据本公开的实施方式的电致发光显示装置的框图。
10.图2是示出图1的显示面板中形成的一个像素的等效电路的图。
11.图3是示出图2的像素的驱动定时的图。
12.图4a、图4b、图4c、图4d和图4e是示出图3的第一时段、第二时段、第三时段、第四时段和第五时段中的像素操作状态的图。
13.图5、图6和图7是示出根据本公开的第一实施方式的两个像素与信号线之间的连接的配置的图。
14.图8是示出根据第一实施方式的两个像素的驱动定时的图。
15.图9是示出根据第一实施方式的用于减少由于两个像素中的浮置时间差异引起的补偿变化的补充的概念的图。
16.图10、图11、图12和图13是示出本公开的第一实施方式被应用于由四个像素组成的一个单位像素的示例的图。
17.图14、图15和图16是示出根据本公开的第二实施方式的两个像素与信号线之间的连接的配置的图。
18.图17是示出根据第二实施方式的两个像素的驱动定时的图。
19.图18、图19、图20和图21是示出本公开的第二实施方式被应用于由四个像素组成的一个单位像素的示例的图。
20.图22是示出根据本公开的第三实施方式的三条像素线中分布和设置的十二个像素与信号线之间的连接的配置的图。
21.图23和图24是用于描述在三条像素线中分布和设置的十二个像素的驱动定时的图。
具体实施方式
22.在下文中，将参照附图详细描述优选实施方式。在整个说明书中将使用相同的附图标记来指代相同的元件。在以下描述中，当并入本文的已知功能或配置的详细描述可能使本公开的主题模糊时，将省略对其的详细描述。
23.在电致发光显示装置中，像素电路可以包括n沟道晶体管(nmos)和p沟道晶体管(pmos)中的至少一者。晶体管是包括栅极、源极和漏极的三电极元件。源极是向晶体管提供载流子的电极。载流子从晶体管中的源极流出。漏极是通过其从晶体管释放载流子的电极。载流子在晶体管中从源极流向漏极。在n沟道晶体管的情况下，因为电子是载流子，所以源极电压低于漏极电压，使得电子可以从源极流向漏极。在n沟道晶体管中，电流从漏极流向源极。在p沟道晶体管的情况下，因为空穴是载流子，所以源极电压高于漏极电压，使得空穴可以从源极流向漏极。在p沟道晶体管中，由于空穴从源极流向漏极，所以电流从源极流向漏极。应当注意，晶体管的源极和漏极不是固定的。例如，源极和漏极可以根据施加的电压
而改变。因此，本公开不受晶体管的源极和漏极限制。
24.施加到像素的扫描信号(或栅极信号)在栅极导通电压与栅极截止电压之间摆动。栅极导通电压被设置为比晶体管的阈值电压高的电压，并且栅极截止电压被设置为比晶体管的阈值电压低的电压。晶体管响应于栅极导通电压而导通，并且响应于栅极截止电压而截止。在n沟道晶体管的情况下，栅极导通电压可以是栅极高电压vgh，而栅极截止电压可以是栅极低电压vgl。在p沟道晶体管的情况下，栅极导通电压可以是栅极低电压vgl，而栅极截止电压可以是栅极高电压vgh。
25.图1是示出根据本公开的实施方式的电致发光显示装置的框图。
26.参照图1，根据本公开的实施方式的电致发光显示装置可以包括显示面板10、定时控制器11、数据驱动器12、栅极驱动器13和电源电路(未示出)。在图1中，定时控制器11、数据驱动器12和电源电路中的全部或部分可以集成到驱动集成电路中。
27.在显示面板10中其上显示输入图像的屏幕中，沿列方向(或垂直方向)延伸的第一信号线14与沿行方向(或水平方向)延伸的第二信号线15相交，并且像素pix以矩阵形式设置在各个交点处以形成像素阵列。第一信号线可以包括通过其提供数据电压的数据线和通过其提供参考电压的参考电压线。第二信号线15可以包括通过其提供栅极控制信号的栅极线。
28.像素阵列包括多条像素线。在此，像素线并不意味着物理信号线，而是可以被定义为沿水平方向连续设置的且与一行对应的一组像素或者与一行对应的像素块。像素pix可以被分组成用以表示各种颜色的多个组。当用于颜色表示的像素组被定义为单位像素时，一个单位像素可以包括r(红色)、g(绿色)、和b(蓝色)像素，并且还可以包括白色(w)像素。在以下实施方式中，将举例说明一个单位像素包括r、g、b和w像素的情况。
29.每个像素pix包括发光元件和用于响应于栅极-源极电压生成像素电流并驱动发光元件的驱动元件。发光元件包括阳极、阴极以及在阳极与阴极之间形成的有机化合物层。尽管有机化合物层可以包括空穴注入层(hil)、空穴传输层(htl)、发光层(eml)、电子传输层(etl)和电子注入层(eil)，但是有机化合物层不限于此。当像素电流流过发光元件时，已经通过空穴传输层(htl)的空穴和已经通过电子传输层(etl)的电子移动到发光层(eml)以形成激子，从而使得从发光层(eml)发射可见光。
30.驱动元件可以实现为薄膜晶体管。驱动晶体管的电特性(例如，阈值电压、电子迁移率等)需要在所有像素中是均匀的，但是由于工艺变化和元件特性变化，像素之间可能存在电特性差异。驱动晶体管的电特性可能随着显示驱动时间的流逝而改变，并且像素之间可能存在劣化程度差异。为了补偿驱动晶体管的这样的电特性变化，可以将内部补偿方法应用于电致发光显示装置。内部补偿方法通过像素电路中包括的内部补偿器对驱动晶体管中的电特性变化进行补偿，使得电特性变化不影响像素电流。内部补偿器可以包括实现为薄膜晶体管的多个开关元件和至少一个存储电容器。
31.将像素电路中包括的一些晶体管(特别是具有连接至驱动元件的栅极的源极或漏极的开关晶体管)实现为氧化物晶体管的尝试正在增加。氧化物晶体管使用诸如其中in(铟)、ga(镓)、zn(锌)和o(氧)被组合的igzo的氧化物作为半导体材料，而不是多晶硅。有利地，氧化物晶体管的电子迁移率为非晶硅晶体管的电子迁移率的十倍或更多倍，并且其制造成本比低温多晶硅(ltps)晶体管的制造成本低得多。此外，氧化物晶体管还具有在低速
驱动期间的高驱动稳定性和可靠性的优点，在低速驱动中，晶体管的截止时段由于低截止电流而相对较长。因此，氧化物晶体管可以用于需要高清晰度和低功率操作或者不能通过低温多晶硅工艺实现所需屏幕尺寸的oled tv。
32.触摸传感器可以设置在显示面板10的像素阵列上。可以使用附加的触摸传感器或通过像素来感测触摸输入。触摸传感器可以设置在显示面板的屏幕上作为盒上式或附加式触摸传感器，或者可以实现为像素阵列中包括的盒内式触摸传感器。
33.在像素阵列中，可以通过drd内部补偿来驱动像素pix。对于drd内部补偿，将设置在同一像素线上的像素分组成各自具有两个像素的组，并且属于同一组的两个像素可以共享单条数据线14。在同一像素线上设置的像素pix中，设置在共享数据线14左侧的像素可以被定义为第一像素，而设置在共享数据线14右侧的像素可以被定义为第二像素。在此，与一条像素线的像素对应的第一栅极线中的一些可以选择性地连接至第一像素和第二像素中的任何一者，从而可以根据drd类型在时间上分离第一像素的驱动定时和第二像素的驱动定时。特别地，其余第一栅极线公共地连接至第一像素和第二像素，从而可以解决当采用drd内部补偿时引起的副作用，即，栅极线的数量增加的缺点。此外，栅极线中的一些可以另外连接至在另外的像素线中设置的像素，从而可以进一步减少栅极线的数量。根据本公开，可以在采用drd内部补偿的情况下减少驱动所需的栅极线的数量，以减少对面板设计的限制并减小边框尺寸(例如，使边框尺寸最小化)。
34.像素阵列还可以包括通过其提供高电源电压evdd的高电压电源线、通过其提供低电源电压evss的低电压电源线以及通过其提供初始化电压init的初始化电压线。此外，低电压电源线可以实现为在发光元件下方或上方与发光元件连接的筒状电极形状(barrel electrode shape)。
35.高电压电源线、低电压电源线和初始化电压线可以连接至电源电路。电源电路可以使用dc-dc转换器调节从主机系统提供的dc输入电压，以生成数据驱动器12和栅极驱动器13的操作所需的栅极导通电压vgh和栅极截止电压vgl，并生成驱动像素阵列所需的高电源电压evdd、初始化电压init和低电源电压evss。初始化电压init可以被设置为高于低电源电压evss。初始化电压init用于对像素pix中的驱动元件的栅极电压进行初始化，并且可以被设置为高于用于对像素pix中的驱动元件的源极电压进行初始化的参考电压。特别地，初始化电压init与参考电压之间的差值可以被设置为高于驱动元件的阈值电压，使得驱动元件可以在初始化时段被设置在导通状态。
36.这样的像素pix从电源电路接收高电源电压evdd、初始化电压init和低电源电压evss，并且从数据驱动器12接收数据电压和参考电压。可以根据第一信号线14和第二信号线15与像素pix之间的连接得出第一实施方式至第三实施方式。稍后将参照图5至图13描述第一实施方式，稍后将参照图14至图21描述第二实施方式，并且稍后将参照图22至图24描述第三实施方式。
37.定时控制器11将从主机系统(未示出)发送的数字图像数据data提供给数据驱动器12。定时控制器11从主机系统接收诸如垂直同步信号vsync、水平同步信号hsync、数据使能信号de和点时钟信号dclk的定时信号，并生成用于控制数据驱动器12和栅极驱动器13的操作定时的定时控制信号。定时控制信号可以包括用于控制栅极驱动器13的操作定时的栅极定时控制信号gdc和用于控制数据驱动器12的操作定时的数据定时控制信号ddc。
38.数据驱动器12基于数据定时控制信号ddc对从定时控制器11接收的数字图像数据进行采样和锁存以将数字图像数据data转换为并行数据，并且数模转换器(dac)根据伽马参考电压将数字图像数据data转换为模拟数据电压，并通过数据线将数据电压提供给像素pix。数据电压可以是与要在像素pix中显示的图像的灰度对应的电压值。数据驱动器12可以由多个源极驱动器集成电路构成。当采用drd内部补偿时，驱动像素pix所需的数据线的数量减半，因此连接至数据线的源极驱动器集成电路的尺寸也减小。
39.源极驱动器集成电路可以包括移位寄存器、锁存器、电平移位器、dac和输出缓冲器。移位寄存器将从定时控制器11输入的时钟信号移位以依次输出用于采样的时钟，锁存器在来自移位寄存器的采样时钟定时对数字图像数据data进行采样和锁存并同时输出经采样的像素数据，电平移位器在dac的输入电压范围内对从锁存器输入的像素数据的电压进行调节，并且dac参考伽马补偿电压将来自电平移位器的像素数据转换为数据电压，然后通过输出缓冲器将数据电压提供给数据线。
40.栅极驱动器13基于栅极定时控制信号gdc生成栅极控制信号，并将栅极控制信号提供给栅极线。栅极驱动器13可以由多个栅极驱动集成电路构成，每个栅极驱动集成电路包括栅极移位寄存器、用于将栅极移位寄存器的输出信号转换为适合于像素的薄膜晶体管(tft)操作的开关宽度的电平移位器、以及输出缓冲器。另外，栅极驱动器13可以以面板内栅极驱动器(gip)类型直接形成在显示面板10的基板上。在gip类型的情况下，电平移位器可以安装在印刷电路板(pcb)上，并且栅极移位寄存器可以形成在作为显示面板10的非显示区域的边框区域中。
41.栅极移位寄存器包括以级联方式连接的多个输出级。输出级独立地连接至栅极线并且将栅极控制信号输出到栅极线。用于驱动一条像素线中设置的像素pix的输出级和栅极控制信号的数量由与其对应的栅极线的数量确定。由于在本实施方式的drd内部补偿中，一些栅极控制信号公共地连接至一条像素线的所有像素pix和/或另外的像素线的一些像素pix，因此可以减少栅极线的数量和栅极控制信号的数量。此外，输出级的数量与栅极控制信号的减少的数量成比例地减少，因此可以容易地实现窄边框。通过公共地连接的栅极线以相同相位提供给一条像素线的所有像素pix的栅极控制信号可以包括除扫描控制信号(与数据写入定时同步)之外的至少一些栅极控制信号。
42.主机系统可以是移动装置、可穿戴装置和/或虚拟/增强现实装置中的应用处理器(ap)。此外，主机系统可以是电视系统、机顶盒、导航系统、个人计算机、家庭影院系统等的主板，但是主机系统不限于此。
43.图2是示出图1的显示面板中形成的单个像素pix的等效电路的图。
44.参照图2，像素电路可以包括驱动晶体管dr、发光元件el和内部补偿器。
45.驱动晶体管dr生成用于驱动发光元件el的像素电流。驱动晶体管dr的栅极连接至第一节点n1，第一电极(源极和漏极中的一个)连接至高电源电压evdd的输入端子，并且第二电极(源极和漏极中的另一个)连接至发光元件el。高电源电压evdd的输入端子连接至高电压电源线psl以从高电压电源线psl接收高电源电压evdd，使得高电源电压evdd被提供给驱动晶体管dr的第一电极。
46.发光元件el包括连接至第二节点n2的阳极、连接至低电源电压evss的输入端子的阴极、以及设置在阳极与阴极之间的发光层。发光元件el可以被实现为包括有机发光层的
有机发光二极管或者包括无机发光层的无机发光二极管。
47.内部补偿器被设置以补偿驱动晶体管dr的阈值电压的变化，并且内部补偿器可以包括三个开关晶体管sw1、sw2和sw3以及单个存储电容器cst。在此，开关晶体管中的至少一些(例如，sw1)可以被配置为具有优异的截止电流特性的氧化物晶体管，使得可以稳定地保持驱动晶体管dr的栅极-源极电压vg-vs。
48.内部补偿器根据第一开关晶体管至第三开关晶体管sw1、sw2和sw3的开关操作来控制第一节点n1和第二节点n2的电压vg和vs，并且将驱动晶体管dr的阈值电压和电子迁移率的变化反映在驱动晶体管dr的栅极-源极电压vg-vs中。内部补偿器用于对驱动晶体管dr的阈值电压和电子迁移率的变化进行补偿，使得像素电流不受该变化的影响。因此，在像素中执行用于对驱动晶体管dr的阈值电压和电子迁移率的变化进行补偿的操作。该内部补偿操作需要与用于响应于驱动晶体管dr的电特性的变化而校正数字图像数据的外部补偿操作区分开。
49.第一开关晶体管sw1被设置以向第一节点n1施加数据电压vdata。第一开关晶体管sw1的第一电极连接至数据线dl，并且其第二电极连接至第一节点n1。此外，第一开关晶体管sw1的栅极连接至第一栅极线。根据来自第一栅极线的第一栅极控制信号ws1来切换第一开关晶体管sw1。
50.第二开关晶体管sw2被设置以向第二节点n2施加参考电压ref。第二开关晶体管sw2的第一电极连接至参考电压线rl，并且其第二电极连接至第二节点n2。此外，第二开关晶体管sw2的栅极连接至第二栅极线。根据来自第二栅极线的第二栅极控制信号ws2来切换第二开关晶体管sw2。
51.第三开关晶体管sw3被设置以向第一节点n1施加初始化电压init。第三开关晶体管sw3的第一电极连接至初始化电压线il，并且其第二电极连接至第一节点n1。此外，第三开关晶体管sw3的栅极连接至第三栅极线。根据来自第三栅极线的第三栅极控制信号ws3来切换第三开关晶体管sw3。
52.存储电容器cst连接在第一节点n1与第二节点n2之间，并且存储和保持根据第一开关晶体管至第三开关晶体管sw1、sw2和sw3的开关操作而确定的驱动晶体管dr的栅极-源极电压vg-vs。
53.图3是示出图2的像素的驱动定时的图。图4a、图4b、图4c、图4d和图4e是分别示出图3的第一时段、第二时段、第三时段、第四时段和第五时段中的像素操作状态的图。
54.参照图3，像素驱动定时可以包括第一时段x1至第五时段x5。
55.在第一时段x1中，第一节点n1被初始化为初始化电压init，并且第二节点n2被初始化为参考电压ref。为此，如图4a所示，第二开关晶体管sw2根据来自第二栅极线的第二栅极控制信号ws2而导通，并且第三开关晶体管sw3根据来自第三栅极线的第三栅极控制信号ws3而导通。驱动晶体管dr满足导通条件，因为作为栅极-源极电压vg-vs的“init-ref”高于其阈值电压vth。
56.第二时段x2和第三时段x3是用于感测驱动晶体管dr的阈值电压并将感测到的阈值电压反映在栅极-源极电压vg-vs中的时段。在高清模型的情况下，驱动一条像素线所需的时间短，因此第二时段x2可能不足以感测驱动晶体管dr的阈值电压。因此，处于浮置状态的第三时段x3可以附加地用于感测驱动晶体管dr的阈值电压。由于驱动晶体管dr保持导通
状态直到阈值电压被采样，因此可以在处于浮置状态的第三时段x3中附加地感测阈值电压。
57.参照图4b，在第二时段x2中，第三开关晶体管sw3保持导通状态，而第二晶体管sw2关断，因此驱动晶体管dr作为源极跟随器工作。也就是说，在第一节点n1的电压vg固定到初始化电压init的状态下，第二节点n2的电压vs根据驱动晶体管dr的漏极-源极电流从参考电压ref增加到初始化电压init。
58.参照图4c，在第三时段x3中，第三开关晶体管sw3关断并且第二晶体管sw2保持关断状态，因此第一节点n1和第二节点n2均浮置。在这种浮置状态下，源极跟随器操作继续。由于根据驱动晶体管dr的漏源-极源电流，第二节点n2的电压vs比第一节点n1的电压vg增加得更快，因此可以执行第三时段中的源极跟随器操作。源极跟随器操作继续，直到驱动晶体管dr截止，并且当驱动晶体管dr截止时的栅极-源极电压vg-vs与驱动晶体管dr的阈值电压vth一起被采样并被存储在存储电容器cst中。
59.提供第四时段x4以将驱动晶体管dr的电子迁移率的变化反映在栅极-源极电压vg-vs中。栅极-源极电压vg-vs在满足导通条件时根据驱动晶体管dr的电子迁移率的变化而被补充地调节。具体地，如图4d所示，第一开关晶体管sw1根据来自第一栅极线的第一栅极控制信号ws1而导通，从而在第四时段x4中将数据电压vdata施加到第一节点n1。驱动晶体管dr满足导通条件，因为作为栅极-源极电压vg-vs的“vdata vth”高于其阈值电压vth。驱动晶体管dr的源极跟随器操作也在第四时段x4中执行。在第一节点n1的电压vg固定到数据电压vdata的状态下，第二节点n2的电压vs根据驱动晶体管dr的漏极-源极电流从第三时段x3中设置的值增加。第二节点n2的电压增加的斜率与驱动晶体管dr的电子迁移率成比例。当驱动晶体管dr的电子迁移率增加到高于参考值时，根据第四时段x4中第二节点n2的电压增加斜率，将驱动晶体管dr的栅极-源极电压vg-vs调节到低于参考值。另一方面，当驱动晶体管dr的电子迁移率降低到低于参考值时，根据第四时段x4中第二节点n2的电压增加斜率，将驱动晶体管dr的栅极-源极电压vg-vs调节到高于参考值。根据这种互补原理，可以根据驱动晶体管dr的电子迁移率的变化自动地补偿栅极-源极电压vg-vs。
60.提供第五时段x5以使发光元件el根据驱动晶体管dr的漏极-源极电流发射光。驱动晶体管dr的漏极-源极电流与在第四时段x4中设置的驱动晶体管dr的栅极-源极电压vg-vs的平方成比例。如图4e所示，第一开关晶体管sw1也关断，因此第一节点n1和第二节点n2在第五时段x5中均浮置。在该状态下，驱动晶体管dr的栅极-源极电压vg-vs保持在第四时段x4中设置的值，因此与之对应的漏极-源极电流连续地流过驱动晶体管dr。第一节点n1和第二节点n2的电压vg和vs两者增加(由于浮置的第一节点n1和第二节点n2通过存储电容器耦合，因此电压vg和vs一起增加)，而根据漏极-源极电流栅极-源极电压vg-vs被保持。执行该电压增加操作，直到第二节点n2的电压vs达到发光元件el的工作点电压。当第二节点的电压vs达到发光元件el的工作点电压时，发光元件el被导通，以发射具有与像素电流(即，发光元件el导通时的漏极-源极电流)成比例的亮度的光。
61.在第五时段x5中使发光元件el发射光的像素电流是由在第四时段x4中设置的驱动晶体管dr的栅极-源极电压vg-vs确定的值。由于阈值电压和电子迁移率的变化反映在栅极-源极电压vg-vs中，因此可以使由于驱动晶体管dr的电特性的变化而引起的像素电流的失真最小化。
62.上述像素配置和基本驱动定时可以应用于以下实施方式。在下文中，提出了在采用drd内部补偿时减少栅极线数量的各种方法。
63.[第一实施方式]
[0064]
图5至图7是示出根据本公开的第一实施方式的两个像素与信号线(包括数据线和栅极线)之间的连接的配置的图。
[0065]
参照图5和图6，对于drd内部补偿，根据第一实施方式的两个像素p1和p2在水平方向上连续地设置，其间插入有数据线dl，并且像素p1和p2在共享数据线dl的情况下以时分方式被驱动。
[0066]
第一像素p1可以包括具有第一颜色的第一发光元件el1、驱动第一发光元件el1的第一驱动晶体管dr1、连接至第一驱动晶体管dr1的第一组开关晶体管sw11、sw12和sw13、以及第一存储电容器cst1，并且以参照图3至图4e所描述的方法操作。
[0067]
第二像素p2可以包括具有第二颜色的第二发光元件el2、驱动第二发光元件el2的第二驱动晶体管dr2、连接至第二驱动晶体管dr2的第二组开关晶体管sw21、sw22和sw23、以及第二存储电容器cst2，并且通过与参照图3至图4e所描述的方法类似的方法来操作。
[0068]
对于时分驱动，可以考虑第一组开关晶体管sw11、sw12和sw13以及第二组开关晶体管sw21、sw22和sw23连接至不同的栅极线(即，六条栅极线)的情况。然而，在这种情况下，栅极线的数量远大于非drd类型中栅极线的数量，在非drd类型中，第一组开关晶体管sw11、sw12和sw13以及第二组开关晶体管sw21、sw22和sw23连接至三条栅极线(即，sw11和sw21连接至第一栅极线，sw12和sw22连接至第二栅极线，并且sw13和sw23连接至第三栅极线)。
[0069]
因此，第一实施方式提出了在电致发光显示装置中将第一组开关晶体管sw11、sw12和sw13以及第二组开关晶体管sw21、sw22和sw23连接至四条栅极线gl1至gl4的方法以进行时分驱动。
[0070]
为此，第一栅极线gl1连接至第一像素p1以向第一像素p1提供第一栅极控制信号sc1，并且第二栅极线gl2连接至第二像素p2以向第二像素p2提供第二栅极控制信号sc2。第三栅极线gl3公共地连接至第一像素p1和第二像素p2以向第一像素p1和第二像素p2提供第三栅极控制信号se1,2。另外，第四栅极线gl4公共地连接至第一像素p1和第二像素p2以向第一像素p1和第二像素p2提供第四栅极控制信号ini1,2。
[0071]
第一栅极控制信号sc1对应于要提供给第一像素p1的第一数据电压vdata_p1，并且第二栅极控制信号sc2对应于要提供给第二像素p2的第二数据电压vdata_p2。第三栅极控制信号se1,2对应于将公共地提供给第一像素p1和第二像素p2的参考电压ref，并且第四栅极控制信号ini1,2对应于将公共地提供给第一像素p1和第二像素p2的初始化电压init。
[0072]
由于第一数据电压vdata_p1和第二数据电压vdata_p2需要通过同一数据线dl被分配给第一像素p1和第二像素p2，因此需要在时间上分离第一数据电压vdata_p1和第二数据电压vdata_p2的像素写入定时。否则，第一数据电压vdata_p1和第二数据电压vdata_p2可能会混合而导致图像失真。
[0073]
另一方面，由于参考电压ref是作为相同电平施加到第一像素p1和第二像素p2的第一公共电压，因此参考电压ref可以安全地同时提供给第一像素p1和第二像素p2。同样，由于初始化电压init是作为相同电平施加到第一像素p1和第二像素p2的第二公共电压，因此初始化电压init也可以安全地同时提供给第一像素p1和第二像素p2。
[0074]
参照图7，在第一实施方式中，与第一数据电压vdata_p1和第二数据电压vdata_p2的供应定时同步的第一栅极控制信号sc1和第二栅极控制信号sc2在时间上分离并选择性地被提供给第一像素p1和第二像素p2，与参考电压ref的供应定时同步的第三栅极控制信号se1,2被公共地提供给第一像素p1和第二像素p2，并且与初始化电压init的供应定时同步的第四栅极控制信号ini1,2被公共地提供给第一像素p1和第二像素p2。根据第一实施方式，通过如下可以将一条像素线上设置的像素的drd内部补偿所需的栅极线的数量从六条减少到四条：通过两条栅极线分别向第一像素p1和第二像素p2提供第一栅极控制信号sc1和第二栅极控制信号sc2，通过单条栅极线向第一像素p1和第二像素p2提供第三栅极控制信号se1,2，并且通过单条栅极线向第一像素p1和第二像素p2提供第四栅极控制信号ini1,2。
[0075]
下面将更详细地描述四条栅极线gl1至gl4与第一像素p1和第二像素p2中的开关晶体管和驱动晶体管之间的连接的配置。
[0076]
第一组开关晶体管sw11、sw12和sw13包括：第一开关晶体管sw11，其根据来自第一栅极线gl1的第一栅极控制信号sc1操作以将第一驱动晶体管dr1的栅极连接至数据线dl；第二开关晶体管sw12，其根据来自第三栅极线gl3的第三栅极控制信号se1,2操作以将第一驱动晶体管dr1的源极连接至参考电压线rl；以及第三开关晶体管sw13，其根据来自第四栅极线gl4的第四栅极控制信号ini1,2操作以将第一驱动晶体管dr1的栅极连接至初始化电压线il。
[0077]
第二组开关晶体管sw21、sw22和sw23包括：第四开关晶体管sw21，其根据来自第二栅极线gl2的第二栅极控制信号sc2操作以将第二驱动晶体管dr2的栅极连接至数据线dl；第五开关晶体管sw22，其根据来自第三栅极线gl3的第三栅极控制信号se1,2操作以将第二驱动晶体管dr2的源极连接至参考电压线rl；以及第六开关晶体管sw23，其根据来自第四栅极线gl4的第四栅极控制信号ini1,2操作以将第二驱动晶体管dr2的栅极连接至初始化电压线il。
[0078]
第一栅极线gl1至第四栅极线gl4连接至栅极驱动器(图1中的13)，数据线dl和参考电压线rl连接至数据驱动器(图1中的12)，并且初始化电压线il连接至电源电路。
[0079]
栅极驱动器13生成第一栅极控制信号sc1，将第一栅极控制信号sc1提供给第一栅极线gl1，生成第二栅极控制信号sc2，将第二栅极控制信号sc2提供给第二栅极线gl2，生成第三栅极控制信号se1,2，将第三栅极控制信号se1,2提供给第三栅极线gl3，生成第四栅极控制信号ini1,2，并将第四栅极控制信号ini1,2提供给第四栅极线gl4。数据驱动器12与处于导通电平的第一栅极控制信号sc1同步地将要提供给第一像素p1的第一数据电压vdata_p1提供给数据线dl，与处于导通电平的第二栅极控制信号sc2同步地将要提供给第二像素p2的第二数据电压vdata_p2提供给数据线dl，并且与处于导通电平的第三栅极控制信号se1,2同步地将要公共地提供给第一像素p1和第二像素p2的参考电压ref提供给参考电压线rl。另外，电源电路与处于导通电平的第四栅极控制信号ini1,2同步地将要公共地提供给第一像素p1和第二像素p2的初始化电压init提供给初始化电压线il。
[0080]
图8是示出根据第一实施方式的两个像素p1和p2的驱动定时的图。图9是示出根据第一实施方式的用于减少由于两个像素p1和p2中的浮置时间差异引起的补偿变化的补充的概念的图。
[0081]
参照图8，第一像素p1和第二像素p2的驱动定时可以包括第一时段x1至第五时段x5。第一时段x1、第二时段x2、第三时段x3、第四时段x4和第五时段x5可以以例如一个水平时段间隔的特定间隔依次设置。
[0082]
在第一时段x1至第五时段x5中，第一栅极控制信号至第三栅极控制信号sc1、sc2和se1,2可以具有相同的脉冲宽度而具有不同的脉冲相位。此外，第四栅极控制信号ini1,2的脉冲宽度可以是第一栅极控制信号至第三栅极控制信号sc1、sc2和se1,2的脉冲宽度的两倍。第四栅极控制信号ini1,2的脉冲相位与第三栅极控制信号se1,2的脉冲相位相同，并且第四栅极控制信号ini1,2的脉冲相位先于第一栅极控制信号sc1和第二栅极控制信号sc2的脉冲相位。以这种方式，第一栅极控制信号至第四栅极控制信号sc1、sc2、se1,2和ini1,2中的每一个的脉冲宽度和脉冲相位中的任一者被设计为与其余三个栅极控制信号的脉冲宽度和脉冲相位中的相应的一者不同，以允许内部补偿操作并有助于栅极驱动器的简单操作方案。
[0083]
第一栅极控制信号至第四栅极控制信号sc1、sc2、se1,2和ini1,2中的全部在导通电平on与截止电平off之间摆动并且具有相同的脉冲幅度。第三栅极控制信号se1,2仅在第一时段x1中具有导通电平on，第四栅极控制信号ini1,2仅在第一时段x1和第二时段x2中具有导通电平on，第一栅极控制信号sc1仅在第四时段x4中具有导通电平on，并且第二栅极控制信号sc2仅在第五时段x5中具有导通电平on。此外，第一栅极控制信号至第四栅极控制信号sc1、sc2、se1,2和ini1,2中的全部在第三时段x3中具有截止电平off。根据第一栅极控制信号至第四栅极控制信号sc1、sc2、se1,2和ini1,2的这样的定时设置，在减少栅极线的数量的状态下也可以平滑地执行drd内部补偿操作。
[0084]
在第一时段x1至第五时段x5中，针对drd内部补偿操作的第一像素p1的操作与图4a至图4e中描述的操作基本相同。然而，第二像素p2的操作与上述操作的不同之处在于：浮置感测时段比第一像素p1的浮置感测时段长。在第二像素p2的情况下，在第三时段x3和第四时段x4中执行浮置感测，并且在第五时段x5中执行数据电压写入和电子迁移率补偿。
[0085]
当第一像素p1和第二像素p2共享第三栅极控制信号se1,2和第四栅极控制信号ini1,2以便减少栅极线的数量时，如图8所示，不可避免地产生第一像素p1与第二像素p2之间的浮置时间差异。这样的浮置时间差异引起分配给驱动晶体管的阈值电压补偿的时间的变化，从而导致第一像素p1与第二像素p2之间的补偿程度的差异。
[0086]
驱动晶体管的载流能力由沟道宽度决定。为了减小由第一像素p1与第二像素p2之间的浮置时间差异引起的副作用(例如，使该副作用最小化)，可以不同地设计第一像素p1中包括的第一驱动晶体管dr1的第一沟道宽度和第二像素p2中包括的第二驱动晶体管dr2的第二沟道宽度。换言之，期望在具有相对短的浮置时间的第一像素p1中第一驱动晶体管dr1的第一沟道宽度被设计成具有第一值，并且在具有相对长的浮置时间的第二像素p2中第二驱动晶体管dr2的第二沟道宽度被设计成具有第二值。当以这种方式不同地设计沟道宽度时，如图9所示，在数据电压写入时间，第一驱动晶体管dr1和第二驱动晶体管dr2的源极电压vs可以变得与“v2”相同，并且第一驱动晶体管dr1和第二驱动晶体管dr2的栅极电压vg可以变得与“v1”相同。因此，可以解决第一像素p1与第二像素p2之间的补偿差异。
[0087]
图10至图13是示出本公开的第一实施方式被应用于由四个像素组成的一个单位像素的示例的图。
[0088]
参照图10和图11，一个单位像素包括在水平方向上连续设置且共享一条参考电压线rl的第一像素p1至第四像素p4。第一像素p1和第二像素p2被连续地设置，其间插入有第一数据线dl1，并且第一像素p1和第二像素p2共享第一数据线dl1从而以时分方式被驱动。此外，第三像素p3和第四像素p4被连续地设置，其间插入有第二数据线dl2，并且第三像素p3和第四像素p4共享第二数据线dl2从而以时分方式被驱动。
[0089]
第一像素p1可以包括具有红(r)颜色的第一发光元件el1、驱动第一发光元件el1的第一驱动晶体管dr1、连接至第一驱动晶体管dr1的第一组开关晶体管sw11、sw12和sw13、以及第一存储电容器cst1。
[0090]
第二像素p2可以包括具有白(w)颜色的第二发光元件el2、驱动第二发光元件el2的第二驱动晶体管dr2、连接至第二驱动晶体管dr2的第二组开关晶体管sw21、sw22和sw23、以及第二存储电容器cst2。
[0091]
第三像素p3可以包括具有蓝(b)颜色的第三发光元件el3、驱动第三发光元件el3的第三驱动晶体管dr3、连接至第三驱动晶体管dr3的第三组开关晶体管sw31、sw32和sw33、以及第三存储电容器cst3。
[0092]
第四像素p4可以包括具有绿(g)颜色的第四发光元件el4、驱动第四发光元件el4的第四驱动晶体管dr4、连接至第四驱动晶体管dr4的第四组开关晶体管sw41、sw42和sw43、以及第四存储电容器cst4。
[0093]
由于第一组开关晶体管sw11、sw12和sw13、第二组开关晶体管sw21、sw22和sw23、第三组开关晶体管sw31、sw32和sw33、以及第四组开关晶体管sw41、sw42和sw43连接至四条栅极线gl1至gl4，因此可以减少drd内部补偿中时分驱动所需的栅极线的数量。
[0094]
第一像素p1和第三像素p3连接至不同的数据线dl1和dl2，因此不需要在两者之间进行时分驱动，并且第一像素p1和第三像素p3可以连接至相同的栅极线gl1、gl3和gl4。同样，第二像素p2和第四像素p4连接至不同的数据线dl1和dl2，因此不需要在两者之间进行时分驱动，并且第二像素p2和第四像素p4可以连接至相同的栅极线gl2、gl3和gl4。
[0095]
第一栅极线gl1连接至第一像素p1和第三像素p3，以向第一像素p1和第三像素p3提供第一栅极控制信号sc1,3，并且第二栅极线gl2连接至第二像素p2和第四像素p4，以向第二像素p2和第四像素p4提供第二栅极控制信号sc2,4。第三栅极线gl3公共地连接至第一像素p1至第四像素p4，以向第一像素p1至第四像素p4提供第三栅极控制信号se1,2,3,4。此外，第四栅极线gl4公共地连接至第一像素p1至第四像素p4，以向第一像素p1至第四像素p4提供第四栅极控制信号ini1,2,3,4。
[0096]
第一栅极控制信号sc1,3对应于要提供给第一像素p1的第一数据电压vdata_p1，并且对应于要提供给第三像素p3的第三数据电压vdata_p3。第二栅极控制信号sc2,4对应于要提供给第二像素p2的第二数据电压vdata_p2，并且对应于要提供给第四像素p4的第四数据电压vdata_p4。第三栅极控制信号se1,2,3,4对应于将公共地提供给第一像素p1至第四像素p4的参考电压ref，并且第四栅极控制信号ini1,2,3,4对应于将公共地提供给第一像素p1至第四像素p4的初始化电压init。
[0097]
参照图12，开关晶体管sw11和sw31响应于第一栅极控制信号sc1,3同时导通或关断。开关晶体管sw21和sw41响应于第二栅极控制信号sc2,4同时导通或关断。开关晶体管sw12、sw22、sw32和sw42响应于第三栅极控制信号se1,2,3,4同时导通或关断。开关晶体管
sw13、sw23、sw33和sw43响应于第四栅极控制信号ini1,2,3,4同时导通或关断。
[0098]
以这种方式，第一栅极控制信号sc1,3和第二栅极控制信号sc2,4可以通过两条栅极线分别提供给第一像素p1至第四像素p4，第三栅极控制信号se1,2,3,4可以通过单条栅极线提供给第一像素p1至第四像素p4，并且第四栅极控制信号ini1,2,3,4可以通过单条栅极线提供给第一像素p1至第四像素p4。因此，一条像素线上设置的像素的drd内部补偿所需的栅极线的数量可以从六条减少到四条。
[0099]
四条栅极线gl1至gl4与第一像素p1和第二像素p2中的开关晶体管和驱动晶体管之间的连接的配置基本上与图5和图6中描述的连接的配置相同，因此省略其描述。另外，四条栅极线gl1至gl4与第三像素p3和第四像素p4中的开关晶体管和驱动晶体管之间的连接的配置与图5和图6中描述的连接的配置类似，因此省略其描述。
[0100]
图13示出了第一像素p1至第四像素p4的驱动定时，并且与图8的不同之处在于：i)第一像素p1和第三像素p3根据第一栅极控制信号sc1,3同时操作，ii)第二像素p2和第四像素p4根据第二栅极控制信号sc2,4同时操作，iii)第一像素p1至第四像素p4根据第三栅极控制信号se1,2,3,4同时操作，以及iv)第一像素p1至第四像素p4根据第四栅极控制信号ini1,2,3,4同时操作。在图13中，除i)、ii)、iii)和iv)之外的驱动定时配置与图8的驱动定时配置基本相同。
[0101]
[第二实施方式]
[0102]
图14至图16是示出根据本公开的第二实施方式的两个像素与信号线之间的连接的配置的图。
[0103]
参照图14和图15，对于drd内部补偿，根据第二实施方式的两个像素p1和p2在水平方向上连续地设置，其间插入有数据线dl，并且共享数据线dl从而以时分方式被驱动。
[0104]
第一像素p1可以包括具有第一颜色的第一发光元件el1、驱动第一发光元件el1的第一驱动晶体管dr1、连接至第一驱动晶体管dr1的第一组开关晶体管sw11、sw12和sw13、以及第一存储电容器cst1，并且可以通过与上面参照图3至图4e所描述的方法类似的方法来操作。
[0105]
第二像素p2可以包括具有第二颜色的第二发光元件el2、驱动第二发光元件el2的第二驱动晶体管dr2、连接至第二驱动晶体管dr2的第二组开关晶体管sw21、sw22和sw23、以及第二存储电容器cst2，并且可以通过与上面参照图3至图4e所描述的方法类似的方法来操作。
[0106]
对于时分驱动，可以考虑第一组开关晶体管sw11、sw12和sw13以及第二组开关晶体管sw21、sw22和sw23连接至不同的栅极线(即，六条栅极线)的情况。然而，在这种情况下，栅极线的数量远大于非drd类型中栅极线的数量，在非drd类型中，第一组开关晶体管sw11、sw12和sw13以及第二组开关晶体管sw21、sw22和sw23连接至三条栅极线(即，sw11和sw21连接至第一栅极线，sw12和sw22连接至第二栅极线，并且sw13和sw23连接至第三栅极线)。
[0107]
因此，第二实施方式提出了在电致发光显示装置中将第一组开关晶体管sw11、sw12和sw13以及第二组开关晶体管sw21、sw22和sw23连接至五条栅极线gl1至gl5以进行时分驱动的方法。
[0108]
为此，第一栅极线gl1连接至第一像素p1以向第一像素p1提供第一栅极控制信号sc1，并且第二栅极线gl2连接至第一像素p1以向第一像素p1提供第二栅极控制信号se1。第
三栅极线gl3连接至第二像素p2以向第二像素p2提供第三栅极控制信号sc2，并且第四栅极线gl4连接至第二像素p2以向第二像素p2提供第四栅极控制信号ini2。另外，第五栅极线gl5公共地连接至第一像素p1和第二像素p2以向第一像素p1和第二像素p2提供第五栅极控制信号ini1/se2。
[0109]
第一栅极控制信号sc1对应于要提供给第一像素p1的第一数据电压vdata_p1，并且第二栅极控制信号se1对应于要提供给第一像素p1的参考电压ref。第三栅极控制信号sc2对应于要提供给第二像素p2的第二数据电压vdata_p2，并且第四栅极控制信号ini2对应于要提供给第二像素p2的初始化电压init。另外，第五栅极控制信号ini1/se2对应于要提供给第一像素p1的初始化电压init，并且对应于要提供给第二像素p2的参考电压ref。
[0110]
由于第一数据电压vdata_p1和第二数据电压vdata_p2需要通过同一数据线dl被分配给第一像素p1和第二像素p2，因此需要在时间上分离第一数据电压vdata_p1和第二数据电压vdata_p2的像素写入定时。否则，第一数据电压vdata_p1和第二数据电压vdata_p2可能会混合而导致图像失真。
[0111]
另一方面，参考电压ref是以相同电平施加到第一像素p1和第二像素p2的第一公共电压，并且初始化电压init也是以相同电平施加到第一像素p1和第二像素p2的第二公共电压，因此，如上面参照图5至图8所描述的，参考电压ref和初始化电压init可以同时提供给第一像素p1和第二像素p2。然而，在这种情况下，由于两个像素p1与p2之间的浮置时间差异可能发生补偿变化，因此，第二实施方式提出了不会引起补偿变化的drd内部补偿。
[0112]
参照图16，在第二实施方式中，对于drd内部补偿，与第一数据电压vdata_p1和第二数据电压vdata_p2的供应定时同步的第一栅极控制信号sc1和第三栅极控制信号sc2在时间上分离并选择性地被提供给第一像素p1和第二像素p2，与参考电压ref的第一供应定时同步的第二栅极控制信号se1被提供给第一像素p1，并且与初始化电压init的第二供应定时同步的第四栅极控制信号ini2被提供给第二像素p2。此外，在第二实施方式中，与参考电压ref的第二供应定时以及初始化电压init的第一供应定时同步的第五栅极控制信号ini1/se2被公共地提供给第一像素p1和第二像素p2。因此，在第二实施方式中，一条像素线上设置的像素的drd内部补偿所需的栅极线的数量可以从六条减少到五条。
[0113]
下面将更详细地描述五条栅极线gl1至gl5与第一像素p1和第二像素p2中的开关晶体管和驱动晶体管之间的连接的配置。
[0114]
第一组开关晶体管sw11、sw12和sw13包括：第一开关晶体管sw11，其根据来自第一栅极线gl1的第一栅极控制信号sc1操作以将第一驱动晶体管dr1的栅极连接至数据线dl；第二开关晶体管sw12，其根据来自第二栅极线gl2的第二栅极控制信号se1操作以将第一驱动晶体管dr1的源极连接至参考电压线rl；以及第三开关晶体管sw13，其根据来自第五栅极线gl5的第五栅极控制信号ini1/se2操作以将第一驱动晶体管dr1的栅极连接至初始化电压线il。
[0115]
第二组开关晶体管sw21、sw22和sw23包括：第四开关晶体管sw21，其根据来自第三栅极线gl3的第三栅极控制信号sc2操作以将第二驱动晶体管dr2的栅极连接至数据线dl；第五开关晶体管sw22，其根据来自第五栅极线gl5的第五栅极控制信号ini1/se2操作以将第二驱动晶体管dr2的源极连接至参考电压线rl；以及第六开关晶体管sw23，其根据来自第四栅极线gl4的第四栅极控制信号ini2操作以将第二驱动晶体管dr2的栅极连接至初始化
电压线il。
[0116]
第一栅极线gl1至第五栅极线gl5连接至栅极驱动器(图1中的13)，数据线dl和参考电压线rl连接至数据驱动器(图1中的12)，并且初始化电压线il连接至电源电路。
[0117]
栅极驱动器13生成第一栅极控制信号sc1，将第一栅极控制信号sc1提供给第一栅极线gl1，生成第二栅极控制信号se1，将第二栅极控制信号se1提供给第二栅极线gl2，生成第三栅极控制信号sc2，将第三栅极控制信号sc2提供给第三栅极线gl3，生成第四栅极控制信号ini2，将第四栅极控制信号ini2提供给第四栅极线gl4，生成第五栅极控制信号ini1/se2，并将第五栅极控制信号ini1/se2提供给第五栅极线gl5。数据驱动器12与处于导通电平的第一栅极控制信号sc1同步地将要提供给第一像素p1的第一数据电压vdata_p1提供给数据线dl，与处于导通电平的第三栅极控制信号sc2同步地将要提供给第二像素p2的第二数据电压vdata_p2提供给数据线dl，与处于导通电平的第二栅极控制信号se1同步地将要提供给第一像素p1的参考电压ref提供给参考电压线rl，并且与处于导通电平的第五栅极控制信号ini1/se2同步地将要提供给第二像素p2的参考电压ref提供给参考电压线rl。另外，电源电路与处于导通电平的第五栅极控制信号ini1/se2同步地将要提供给第一像素p1的初始化电压init提供给初始化电压线il，并且与处于导通电平的第四栅极控制信号ini2同步地将要提供给第二像素p2的初始化电压init提供给初始化电压线il。
[0118]
图17是示出根据第二实施方式的两个像素p1和p2的驱动定时的图。
[0119]
参照图17，第一像素p1和第二像素p2的驱动定时可以包括第一时段x1至第六时段x6。第一时段x1、第二时段x2、第三时段x3、第四时段x4、第五时段x5和第六时段x6可以以例如一个水平时段间隔的特定间隔依次设置。
[0120]
在第一时段x1至第六时段x6中，第一栅极控制信号sc1和第三栅极控制信号sc2可以具有相同的脉冲宽度而具有不同的脉冲相位。此外，第二栅极控制信号se1、第四栅极控制信号ini2和第五栅极控制信号ini1/se2的脉冲宽度可以是第一栅极控制信号sc1和第三栅极控制信号sc2的脉冲宽度的两倍。以这种方式，第一栅极控制信号至第五栅极控制信号sc1、se1、sc2、ini2和ini1/se2中的每一个的脉冲宽度和脉冲相位中的任一者被设计为与其余四个栅极控制信号的脉冲宽度和脉冲相位中的相应一者不同，以允许内部补偿操作并有助于栅极驱动器的简单操作方案。
[0121]
第一栅极控制信号至第五栅极控制信号sc1、se1、sc2、ini2和ini1/se2中的全部在导通电平on与截止电平off之间摆动并且具有相同的脉冲幅度。第二栅极控制信号se1仅在第一时段x1和第二时段x2中具有导通电平on，第五栅极控制信号ini1/se2仅在第二时段x2和第三时段x3中具有导通电平on，第四栅极控制信号ini2仅在第三时段x3和第四时段x4中具有导通电平on，第一栅极控制信号sc1仅在第五时段x5中具有导通电平on，并且第三栅极控制信号sc2仅在第六时段x6中具有导通电平on。根据第一栅极控制信号至第五栅极控制信号sc1、se1、sc2、ini2和ini1/se2的这样的定时设置，在减少栅极线的数量的状态下也可以平滑地执行drd内部补偿操作。
[0122]
在第一时段x1至第六时段x6中，针对drd内部补偿操作的第一像素p1和第二像素p2的操作与图4a至图4e中描述的操作基本相同。由于根据如图17所述的第一栅极控制信号至第五栅极控制信号sc1、se1、sc2、ini2和ini1/se2的定时设置，第一像素p1和第二像素p2的浮置感测时段具有相同的持续时间，因此可以实现不会引起内部补偿变化的drd内部补
偿。
[0123]
同时，对于正常的内部补偿操作，需要将相同电平的参考电压ref施加到第一像素p1和第二像素p2，并且需要将相同电平的初始化电压init施加到第一像素p1和第二像素p2。为此，用于向第一像素p1提供参考电压ref的第二开关晶体管sw12的导通时段需要与用于向第二像素p2提供参考电压ref的第五开关晶体管sw22的导通时段相同。此外，用于向第一像素p1提供初始化电压init的第三开关晶体管sw13的导通时段需要与用于向第二像素p2提供初始化电压init的第六开关晶体管sw23的导通时段相同。
[0124]
根据通过第二栅极线gl2提供的第二栅极控制信号se1确定第二开关晶体管sw12的导通时段，并且根据通过第五栅极线gl5提供的第五栅极控制信号ini1/se2确定第五开关晶体管sw22的导通时段。另外，根据通过第五栅极线gl5提供的第五栅极控制信号ini1/se2来确定第三开关晶体管sw13的导通时段，并且根据通过第四栅极线gl4提供的第四栅极控制信号ini2来确定第六开关晶体管sw23的导通时段。
[0125]
在第一像素p1和第二像素p2中，单个开关晶体管连接至第二栅极线gl2并且单个开关晶体管连接至第四栅极线gl4，而两个开关晶体管连接至第五栅极线gl5。以这种方式，连接至第五栅极线gl5的负载相对较大，因此在第五栅极线gl5中出现的第五栅极控制信号ini1/se2的rc延迟量大于在第二栅极线gl2中出现的第二栅极控制信号se1的rc延迟量或者在第四栅极线gl4中出现的第四栅极控制信号ini2的rc延迟量。rc延迟是指由于信号线中存在的电阻分量和电容分量而导致的信号线的充电时间和/或放电时间的延迟。由于rc延迟量的差异，与第二栅极控制信号se1或第四栅极控制信号ini2的上升/下降时间相比，第五栅极控制信号ini1/se2的上升/下降时间可能变得相对较长。因此，第五栅极控制信号ini1/se2的导通电平持续时间可能与第二栅极控制信号se1或第四栅极控制信号ini2的导通电平持续时间不同。
[0126]
为了防止这样的副作用，第五栅极线gl5的线宽可以被设计成与第二栅极线gl2和第四栅极线gl4的线宽不同。由于连接至第五栅极线gl5的负载大于连接至第二栅极线gl2和第四栅极线gl4的负载，因此第五栅极线gl5的线宽可以被设计成大于第二栅极线gl2和第四栅极线gl4的线宽。当第五栅极线gl5的第二线宽被设计成大于第二栅极线gl2和第四栅极线gl4的第一线宽时，可以减小第二栅极线gl2、第四栅极线gl4和第五栅极线gl5中的rc延迟量变化(例如，使延迟量变化最小化)，从而可以确保第一像素p1和第二像素p2中的内部补偿均匀性。
[0127]
图18至图21是示出本公开的第二实施方式被应用于由四个像素组成的一个单位像素的示例的图。
[0128]
参照图18和图19，一个单位像素包括在水平方向上连续设置且共享一条参考电压线rl的第一像素p1至第四像素p4。第一像素p1和第二像素p2被连续地设置，其间插入有第一数据线dl1，并且第一像素p1和第二像素p2共享第一数据线dl1从而以时分方式被驱动。此外，第三像素p3和第四像素p4被连续地设置，其间插入有第二数据线dl2，并且第三像素p3和第四像素p4共享第二数据线dl2从而以时分方式被驱动。
[0129]
第一像素p1可以包括具有红(r)颜色的第一发光元件el1、驱动第一发光元件el1的第一驱动晶体管dr1、连接至第一驱动晶体管dr1的第一组开关晶体管sw11、sw12和sw13、以及第一存储电容器cst1。
[0130]
第二像素p2可以包括具有白(w)颜色的第二发光元件el2、驱动第二发光元件el2的第二驱动晶体管dr2、连接至第二驱动晶体管dr2的第二组开关晶体管sw21、sw22和sw23、以及第二存储电容器cst2。
[0131]
第三像素p3可以包括具有蓝(b)颜色的第三发光元件el3、驱动第三发光元件el3的第三驱动晶体管dr3、连接至第三驱动晶体管dr3的第三组开关晶体管sw31、sw32和sw33、以及第三存储电容器cst3。
[0132]
第四像素p4可以包括具有绿(g)颜色的第四发光元件el4、驱动第四发光元件el4的第四驱动晶体管dr4、连接至第四驱动晶体管dr4的第四组开关晶体管sw41、sw42和sw43、以及第四存储电容器cst4。
[0133]
由于第一组开关晶体管sw11、sw12和sw13、第二组开关晶体管sw21、sw22和sw23、第三组开关晶体管sw31、sw32和sw33、以及第四组开关晶体管sw41、sw42和sw43连接至五条栅极线gl1至gl5，因此可以减少drd内部补偿中时分驱动所需的栅极线的数量。
[0134]
第一像素p1和第三像素p3连接至不同的数据线dl1和dl2，因此不需要在两者之间进行时分驱动，并且第一像素p1和第三像素p3可以连接至相同的栅极线gl1、gl2和gl5。同样，第二像素p2和第四像素p4连接至不同的数据线dl1和dl2，因此不需要在两者之间进行时分驱动，并且第二像素p2和第四像素p4可以连接至相同的栅极线gl3、gl4和gl5。
[0135]
第一栅极线gl1连接至第一像素p1和第三像素p3，以向第一像素p1和第三像素p3提供第一栅极控制信号sc1,3，并且第二栅极线gl2连接至第一像素p1和第三像素p3，以向第一像素p1和第三像素p3提供第二栅极控制信号se1,3。第三栅极线gl3连接至第二像素p2和第四像素p4，以向第二像素p2和第四像素p4提供第三栅极控制信号sc2,4，并且第四栅极线gl4连接至第二像素p2和第四像素p4，以向第二像素p2和第四像素p4提供第四栅极控制信号ini2,4。此外，第五栅极线gl5公共地连接至第一像素p1至第四像素p4，以向第一像素p1至第四像素p4提供第五栅极控制信号ini1,3/se2,4。
[0136]
第一栅极控制信号sc1,3对应于要提供给第一像素p1的第一数据电压vdata_p1，并且对应于要提供给第三像素p3的第三数据电压vdata_p3。第二栅极控制信号se1,3对应于要提供给第一像素p1的参考电压ref，并且对应于要提供给第三像素p3的参考电压ref。第三栅极控制信号sc2,4对应于要提供给第二像素p2的第二数据电压vdata_p2，并且对应于要提供给第四像素p4的第四数据电压vdata_p4。第四栅极控制信号ini2,4对应于要提供给第二像素p2的初始化电压init，并且对应于要提供给第四像素p4的初始化电压init。此外，第五栅极控制信号ini1,3/se2,4对应于要提供给第一像素p1和第三像素p3的初始化电压init，并且对应于要提供给第二像素p2和第四像素p4的参考电压ref。
[0137]
参照图20，开关晶体管sw11和sw31响应于第一栅极控制信号sc1,3同时导通或关断。开关晶体管sw12和sw32响应于第二栅极控制信号se1,3同时导通或关断。开关晶体管sw21和sw41响应于第三栅极控制信号sc2,4同时导通或关断。开关晶体管sw23和sw43响应于第四栅极控制信号ini2,4同时导通或关断。此外，开关晶体管sw13、sw33、sw22和sw42响应于第五栅极控制信号ini1,3/se2,4同时导通或关断。
[0138]
根据这样的配置，可以将一条像素线上设置的像素的drd内部补偿所需的栅极线的数量从六条减少到五条。
[0139]
五条栅极线gl1至gl5与第一像素p1和第二像素p2中的开关晶体管和驱动晶体管
之间的连接的配置与图14和图15中描述的连接的配置类似，因此省略其描述。此外，五条栅极线gl1至gl5与第三像素p3和第四像素p4中的开关晶体管和驱动晶体管之间的连接的配置与图14和图15中描述的连接的配置类似，因此省略其描述。
[0140]
图21示出第一像素p1至第四像素p4的驱动定时，并且与图17的不同之处在于：i)第一像素p1和第三像素p3根据第一栅极控制信号sc1,3同时操作,ii)第一像素p1和第三像素p3根据第二栅极控制信号se1,3同时操作，iii)第二像素p2和第四像素p4根据第三栅极控制信号sc2,4同时操作，iv)第二像素p2和第四像素p4根据第四栅极控制信号ini2,4同时操作，以及v)第一像素p1至第四像素p4响应于第五栅极控制信ini1,3/se2,4同时操作。在图21中，除i)、ii)、iii)、iv)和v)之外的驱动定时配置与图17的驱动定时配置基本相同。
[0141]
[第三实施方式]
[0142]
图22是示出根据本公开的第三实施方式的三条像素线中的每一条中分布和设置的四个像素与信号线之间的连接的配置的图。
[0143]
参照图22，在第三实施方式中，通过如下配置减少drd内部补偿所需的栅极线的数量：在水平方向和垂直方向上彼此相邻的四个像素p1至p4连接至五条栅极线。
[0144]
四个像素p1至p4包括共享同一数据线的第一像素p1、第二像素p2、第三像素p3和第四像素p4。第一像素p1和第四像素p4可以包括红色发光元件r(el)，并且第二像素p2和第三像素p3可以包括白色发光元件w(el)。
[0145]
第一像素p1和第二像素p2在水平方向上连续设置，其间插入有数据线，并且另外共享参考电压线和初始化电压线。第一像素p1和第二像素p2可以设置在第(n 1)像素线上。第一像素p1可以被驱动以在第二像素p2之前接收数据电压vdata。
[0146]
第三像素p3被设置成在第一垂直方向上与第二像素p2相邻，并且另外与第二像素p2共享参考电压线和初始化电压线。第三像素p3可以设置在第n像素线上。第三像素p3可以被驱动以在第一像素p1之前接收数据电压vdata。
[0147]
第四像素p4被设置成在与第一垂直方向相反的第二垂直方向上与第一像素p1相邻，并且另外与第一像素p1共享参考电压线和初始化电压线。第四像素p4可以设置在第(n 2)像素线上。第四像素p4可以被驱动以在第二像素p2之后接收数据电压vdata。
[0148]
这四个像素p1至p4可以连接至五条栅极线gl1至gl5以接收第一栅极控制信号至第五栅极控制信号。第一栅极线gl1连接至第一像素p1以向第一像素p1提供第一栅极控制信号sc1。第一栅极控制信号sc1可以与向第一像素p1提供第一数据电压的定时同步。第二栅极线gl2连接至第一像素p1和第三像素p3以将第二栅极控制信号ini2',se1提供给第一像素p1和第三像素p3。第二栅极控制信号ini2',se1可以与向第一像素p1提供参考电压ref的定时和向第三像素p3提供初始化电压init的定时同步。第三栅极线gl3连接至第二像素p2以向第二像素p2提供第三栅极控制信号sc2。第三栅极控制信号sc2可以与向第二像素p2提供第二数据电压的定时同步。第四栅极线gl4连接至第二像素p2和第四像素p4以向第二像素p2和第四像素p4提供第四栅极控制信号ini2,se1'。第四栅极控制信号ini2,se1'可以与向第二像素p2提供初始化电压init的定时和向第四像素p4提供参考电压ref的定时同步。第五栅极线gl5连接至第一像素p1和第二像素p2以向第一像素p1和第二像素p2提供第五栅极控制信号ini1,se2。第五栅极控制信号ini1,se2可以与向第一像素p1提供初始化电压init的定时和向第二像素p2提供参考电压ref的定时同步。
[0149]
由于连接至第二栅极线gl2、第四栅极线gl4和第五栅极线gl5的像素的数量大于连接至第一栅极线gl1和第三栅极线gl3的像素的数量，因此施加到第二栅极线gl2、第四栅极线gl4和第五栅极线gl5的负载大于施加到第一栅极线gl1和第三栅极线gl3的负载。为了减轻栅极线的负载之间的差异引起的rc延迟变化，可以根据负载大小设计栅极线的线宽。当第一栅极线gl1和第三栅极线gl3被设计为第一线宽时，第二栅极线gl2、第四栅极线gl4和第五栅极线gl5可以被设计为与第一线宽不同的第二线宽。在此，第二线宽可以大于第一线宽。
[0150]
图23和图24是用于描述在三条像素线中分布和设置的十二个像素的驱动定时的图。在图23中，r1、r2、r3、w1、w2、w3、b1、b2、b3、g1、g2和g3表示这十二个像素所包括的发光元件。vdata_rw表示要提供给包括发光元件r1、r2、r3、w1、w2和w3的像素的数据电压，并且vdata_bg表示要提供给包括发光元件b1、b2、b3、g1、g2和g3的像素的数据电压。
[0151]
参照图23和图24，这十二个像素以在水平方向和垂直方向上相邻的四个像素为单位共享一些栅极线，同时共享同一数据线，如图22所示的那样。因此，通过drd内部补偿驱动十二个像素所需的栅极线的数量减少到13。在图23和图24中，序列号指示属于这十二个像素的开关晶体管的驱动顺序。栅极线的数量与序列号的数量相同。当通过常规栅极线非共享方法实现drd内部补偿时，驱动十二个像素所需的栅极线的数量是18。因此，与常规方法相比，第三实施方式可以使栅极线的数量减少5条。
[0152]
如上所述，本实施方式可以通过减小drd内部补偿中栅极线数量的增加(例如，使栅极线数量的增加最小化)，来减少面板设计限制并减小边框尺寸。
[0153]
此外，本实施方式可以通过不同地设计驱动元件的沟道宽度或者不同地设计栅极线的线宽以减小由drd内部补偿中栅极线数量的减少引起的副作用，来提高内部补偿的准确性和可靠性。
[0154]
本领域技术人员应当理解，利用本发明可以实现的效果不限于上文具体描述的效果，并且根据以上详细描述会更清楚地理解本发明的其他优点。
[0155]
本领域技术人员将理解，在不脱离本发明的精神或范围的情况下，可以在本公开中进行各种修改和变化。因此，本公开的范围应由所附权利要求书及其合法等同物来确定，而不是由以上描述来确定。