一种用于优化堆叠开关管耐压均匀性的射频开关电路的制作方法

1.本发明属于射频集成电路技术领域，特别是涉及一种用于优化堆叠开关管耐压均匀性的射频开关电路。


背景技术：

2.随着无线移动通信技术的不断发展，射频开关在多频带前端模组和天线调谐器中承担了越来越重要的作用。尤其在天线调谐器的多场景应用下，高功率处理能力成为射频开关的一个重要研究方向。
3.堆叠晶体管是目前常用的提高射频开关功率处理能力的方法。以最简单的单刀单掷spst型射频开关为例，其缺点是射频开关在关断状态下vg1＝vg2＝
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2.5v，当高功率的射频信号从rf1或rf2端进入时，串联支路模块和并联支路模块堆叠的每一级开关晶体管承担的最大峰值电压并不均匀，尤其是堆叠晶体管的前几级和后几级开关晶体管承担的最大峰值电压要远大于平均值，从而会降低射频开关能够处理的最大输入功率，甚至会损坏射频开关内部的晶体管器件。
4.因此，本发明通过改变栅极偏置电阻网络优化了堆叠晶体管的耐压均匀性，本发明可以降低堆叠晶体管前几级和后几级开关晶体管承担的最大峰值电压，尤其提高了并联支路模块的各级开关晶体管的耐压均匀性，从而提高了射频开关的最大输入功率。


技术实现要素：

5.本发明提供了一种用于优化堆叠开关管耐压均匀性的射频开关电路，解决了以上问题。
6.为解决上述技术问题，本发明是通过以下技术方案实现的：
7.本发明的一种用于优化堆叠开关管耐压均匀性的射频开关电路，包括：
8.串联支路模块：包括2n个第一开关晶体管、2n个第一偏置晶体管、2n个第一源漏电阻、2n个第一栅极偏置电阻、2n
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1个第一栅极串联电阻和1个第一栅极公共端电阻；所述n为正整数；第1级第一开关晶体管的漏极与第一射频输入输出端口相连，第1级第一开关晶体管的源极与第2级第一开关晶体管的漏极相连，第1级第一开关晶体管的源极、漏极分别与第一源漏电阻的两端相连，第1级第一开关晶体管的体区与第1级第一偏置晶体管的漏极相连，第1级第一偏置晶体管的漏极与栅极相连，第1级第一偏置晶体管的源极与第1级第一开关晶体管的栅极相连，第1级第一开关晶体管的栅极与第1级第一栅极偏置电阻的一端相连，第1级第一栅极偏置电阻的另一端与第1级第一栅极串联电阻的一端相连；以此类推，第2级到第2n
‑
1级的第一开关晶体管、第一偏置晶体管、第一源漏电阻、第一栅极偏置电阻、第一栅极串联电阻的连接方式与以上所述相同；所述第2n级第一开关晶体管的漏极与第2n
‑
1级第一开关晶体管的源极相连，第2n级第一开关晶体管的源极与第二射频输入输出端口相连，第2n级第一开关晶体管的源极、漏极分别与第一源漏电阻的两端相连，第2n级第一开关晶体管的体区与第2n级第一偏置晶体管的漏极相连，第2n级第一偏置晶体管的漏极与栅极
相连，第2n级第一偏置晶体管的源极与第2n级第一开关晶体管的栅极相连，第2n级第一开关晶体管的栅极与第2n级第一栅极偏置电阻的一端相连，第2n级第一栅极偏置电阻的另一端与第2n
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1级第一栅极串联电阻的一端相连；
9.并联支路模块：
10.由2m个第二开关晶体管、2m个第二偏置晶体管、2m个第二源漏电阻、2m个第二栅极偏置电阻、2m
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1个第二栅极串联电阻和1个第二栅极公共端电阻组成；所述m为正整数；
11.所述第1级第二开关晶体管的漏极与第一射频输入输出端口相连，第1级第二开关晶体管的源极与第2级第二开关晶体管的漏极相连，第1级第二开关晶体管的源极、漏极分别与第二源漏电阻的两端相连，第1级第二开关晶体管的体区与第1级第二偏置晶体管的漏极相连，第1级第二偏置晶体管的漏极与栅极相连，第1级第二偏置晶体管的源极与第1级第二开关晶体管的栅极相连，第1级第二开关晶体管的栅极与第1级第二栅极偏置电阻的一端相连，第1级第二栅极偏置电阻的另一端与第1级第二栅极串联电阻的一端相连；以此类推，第2级到第2m
‑
1级的第二开关晶体管、第二偏置晶体管、第二源漏电阻、第二栅极偏置电阻、第二栅极串联电阻的连接方式与以上相同；所述第2m级第二开关晶体管的漏极与第2m
‑
1级第二开关晶体管的源极相连，第2m级第二开关晶体管的源极与地相连，第2m级第二开关晶体管的源极、漏极分别与第二源漏电阻的两端相连，第2m级第二开关晶体管的体区与第2m级第二偏置晶体管的漏极相连，第2m级第二偏置晶体管的漏极与栅极相连，第2m级第二偏置晶体管的源极与第2m级第二开关晶体管的栅极相连，第2m级第二开关晶体管的栅极与第2m级第二栅极偏置电阻的一端相连，第2m级第二栅极偏置电阻的另一端与第2m
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1级第二栅极串联电阻的一端相连。
12.进一步地，所述第n级第一栅极偏置电阻的一端与第一栅极公共端电阻的一端相连，所述第一栅极公共端电阻的另一端与第一栅极控制电压相连。
13.本发明相对于现有技术包括有以下有益效果：
14.本发明通过改变串联支路和并联支路的栅极电阻网络结构提高了射频开关各级堆叠管的耐压均匀性，同时串联支路的栅极偏置电压vg1与中间的第n级相连满足了多场景的应用模式，即当射频信号从rf1或rf2端进入时，射频开关的各级堆叠管都能保持比较均匀的耐压，可以降低射频开关前几级和后几级开关晶体管承担的最大峰值电压，提高射频开关各级开关晶体管的耐压均匀性以及射频开关的最大输入功率，尤其提高了并联支路模块各级开关晶体管的耐压均匀性。
15.当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
16.为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
17.图1为本发明的一种用于优化堆叠开关管耐压均匀性的射频开关电路的结构图；
18.图2为传统的单刀单掷spst型射频开关电路结构图；
19.图3为本发明提出的射频开关与传统的射频开关串联支路模块的耐压分布曲线比
较图；
20.图4为为本发明提出的射频开关与传统的射频开关并联支路模块的耐压分布曲线比较图；
21.附图1中，各标号所代表的部件列表如下：
22.r1
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第一栅极偏置电阻，r2
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第一栅极串联电阻，r3
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第一栅极公共端电阻，rf1
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第一射频输入输出端口，rf2
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第二射频输入输出端口，rds1
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第一源漏电阻，m11
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第一开关晶体管，m21
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第一偏置晶体管，vg1
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第一栅极控制电压，r3
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第一栅极公共端电阻，r4
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第二栅极偏置电阻，r5
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第二栅极串联电阻，r6
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第二栅极公共端电阻，m12
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第二开关晶体管，rds2
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第二源漏电阻，m12
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第二开关晶体管，m22
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第二偏置晶体管，vg2
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第二栅极控制电压。
具体实施方式
23.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
24.如图2所示，为传统的单刀单掷spst型射频开关，其缺点是射频开关在关断状态下vg1＝vg2＝
‑
2.5v，当高功率的射频信号从rf1或rf2端进入时，串联支路模块和并联支路模块堆叠的每一级开关晶体管承担的最大峰值电压并不均匀，尤其是堆叠晶体管的前几级和后几级开关晶体管承担的最大峰值电压要远大于平均值，从而会降低射频开关能够处理的最大输入功率，甚至会损坏射频开关内部的晶体管器件；因此，本发明通过改变栅极偏置电阻网络优化了堆叠晶体管的耐压均匀性，本发明可以降低堆叠晶体管前几级和后几级开关晶体管承担的最大峰值电压，尤其提高了并联支路模块的各级开关晶体管的耐压均匀性，从而提高了射频开关的最大输入功率；
25.请参阅图1所示，本具体实施例的一种用于优化堆叠开关管耐压均匀性的射频开关电路，具体的技术方案是使用110nm的soi cmos工艺实现该电路，包括：
26.串联支路模块：包括2n个第一开关晶体管m11、2n个第一偏置晶体管m21、2n个第一源漏电阻rds1、2n个第一栅极偏置电阻r1、2n
‑
1个第一栅极串联电阻r2和1个第一栅极公共端电阻r3；n为正整数；第1级第一开关晶体管m11的漏极与第一射频输入输出端口rf1相连，第1级第一开关晶体管m11的源极与第2级第一开关晶体管m11的漏极相连，第1级第一开关晶体管m11的源极、漏极分别与第一源漏电阻rds1的两端相连，第1级第一开关晶体管m11的体区与第1级第一偏置晶体管m21的漏极相连，第1级第一偏置晶体管m21的漏极与栅极相连，第1级第一偏置晶体管m21的源极与第1级第一开关晶体管m11的栅极相连，第1级第一开关晶体管m11的栅极与第1级第一栅极偏置电阻r1的一端相连，第1级第一栅极偏置电阻r1的另一端与第1级第一栅极串联电阻r2的一端相连；以此类推，第2级到第2n
‑
1级的第一开关晶体管m11、第一偏置晶体管m21、第一源漏电阻rds1、第一栅极偏置电阻r1、第一栅极串联电阻r2的连接方式与以上所述相同；第2n级第一开关晶体管m11的漏极与第2n
‑
1级第一开关晶体管m11的源极相连，第2n级第一开关晶体管m11的源极与第二射频输入输出端口rf2相连，第2n级第一开关晶体管m11的源极、漏极分别与第一源漏电阻rds1的两端相连，第2n级第一开关晶体管m11的体区与第2n级第一偏置晶体管m21的漏极相连，第2n级第一偏置
晶体管m21的漏极与栅极相连，第2n级第一偏置晶体管m21的源极与第2n级第一开关晶体管m11的栅极相连，第2n级第一开关晶体管m11的栅极与第2n级第一栅极偏置电阻r1的一端相连，第2n级第一栅极偏置电阻r1的另一端与第2n
‑
1级第一栅极串联电阻r2的一端相连；
27.并联支路模块：
28.由2m个第二开关晶体管m12、2m个第二偏置晶体管m22、2m个第二源漏电阻rds2、2m个第二栅极偏置电阻r4、2m
‑
1个第二栅极串联电阻r5和1个第二栅极公共端电阻r6组成；m为正整数；
29.第1级第二开关晶体管m12的漏极与第一射频输入输出端口rf1相连，第1级第二开关晶体管m12的源极与第2级第二开关晶体管m12的漏极相连，第1级第二开关晶体管m12的源极、漏极分别与第二源漏电阻rds2的两端相连，第1级第二开关晶体管m12的体区与第1级第二偏置晶体管m22的漏极相连，第1级第二偏置晶体管m22的漏极与栅极相连，第1级第二偏置晶体管m22的源极与第1级第二开关晶体管m12的栅极相连，第1级第二开关晶体管m12的栅极与第1级第二栅极偏置电阻r4的一端相连，第1级第二栅极偏置电阻r4的另一端与第1级第二栅极串联电阻r5的一端相连；以此类推，第2级到第2m
‑
1级的第二开关晶体管m12、第二偏置晶体管m22、第二源漏电阻rds2、第二栅极偏置电阻r4、第二栅极串联电阻r5的连接方式与以上相同；第2m级第二开关晶体管m12的漏极与第2m
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1级第二开关晶体管m12的源极相连，第2m级第二开关晶体管m12的源极与地相连，第2m级第二开关晶体管m12的源极、漏极分别与第二源漏电阻rds2的两端相连，第2m级第二开关晶体管m12的体区与第2m级第二偏置晶体管m22的漏极相连，第2m级第二偏置晶体管m22的漏极与栅极相连，第2m级第二偏置晶体管m22的源极与第2m级第二开关晶体管m12的栅极相连，第2m级第二开关晶体管m12的栅极与第2m级第二栅极偏置电阻r4的一端相连，第2m级第二栅极偏置电阻r4的另一端与第2m
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1级第二栅极串联电阻r5的一端相连。
30.其中，第n级第一栅极偏置电阻r1的一端与第一栅极公共端电阻r3的一端相连，第一栅极公共端电阻r3的另一端与第一栅极控制电压vg1相连。
31.其中，第2m级第二栅极偏置电阻r4的一端与第二栅极公共端电阻r6的一端相连，第二栅极公共端电阻r6的另一端与第二栅极控制电压vg2相连；
32.本发明基于110nm的soi cmos工艺对上述单刀单掷spst型射频开关电路进行了仿真。仿真条件如下：n数值为13，m数值为14，第一源漏电阻rds1、第一栅极偏置电阻r1、第二栅极偏置电阻r4、第一栅极串联电阻r2、第二栅极串联电阻r5和第一栅极公共端电阻r3、第二栅极公共端电阻r6的取值范围在1k到100k之间；第一栅极控制电压vg1和第二栅极控制电压vg2为
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2.5v，射频功率信号从第一射频输入输出端口rf1端进入，最大输入功率设为48.5dbm。基于以上仿真参数，本发明提出的射频开关电路进行了pss仿真。
33.图3为本发明提出的射频开关与传统的射频开关串联支路模块的耐压分布曲线比较图；图中横坐标为串联支路模块堆叠的第一开关晶体管m11级数，总级数为26，纵坐标为单级第一开关晶体管m11源漏之间承担的最大峰值电压vds。
34.图4为本发明提出的射频开关与传统的射频开关并联支路模块的耐压分布曲线比较图；图中横坐标为并联支路模块堆叠的第二开关晶体管m12级数，总级数为28，纵坐标为单级第二开关晶体管m12源漏之间承担的最大峰值电压vds。
35.根据上面的仿真结果，本发明提出的射频开关电路结构的耐压分布曲线要比传统
的射频开关电路结构的耐压分布曲线更加平滑，即本发明的射频开关电路结构提高了射频开关各级堆叠管的耐压均匀性。
36.有益效果：
37.本发明通过改变串联支路和并联支路的栅极电阻网络结构降低了射频开关的二次谐波数值，提高了射频开关各级堆叠管的耐压均匀性、谐波性能以及射频开关的最大输入功率，同时串联支路的栅极偏置电压vg1与中间的第n级相连，满足了多场景的应用模式，即当射频信号从rf1或rf2端进入时，射频开关的各级堆叠管都能保持比较均匀的耐压。
38.以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。