功率电源稳压电路及方法与流程

本发明涉及ic集成电路设计，特别涉及一种功率电源稳压电路及方法。

背景技术：

1、随着集成电路和无线传感网络的快速发展，为各互联节点供电的电源管理芯片被广泛应用于消费电子、工业控制、汽车电子等领域，对其工作稳定性、成本及可靠性的要求也日益提高。在电源管理芯片中，作用于主功率管的功率电源vdp的稳定性尤为关键，它不仅关系到功率管能否正常开启，还直接影响整个系统的转换效率，严重时甚至会因电压异常导致器件过应力而烧毁，存在较大的安全隐患。为此，现有的功率电源通常采用齐纳二极管击穿钳位、线性稳压器（ldo）或内置电源钳位等方式来产生和稳定。如图1所示，上述各类方案均需额外配置足够大的储能电容c11以维持功率电源电压的平稳，这是当前业内普遍采用的常规做法。

2、然而，上述现有技术方案仍存在一些不足：一方面，所需的大容量电容c11会占用芯片较大的版图面积，直接推高了芯片的制造成本；另一方面，如图2所示，在驱动能力要求较高、主功率管开关瞬态电流较大的工况下，即便配置了大电容，功率电源vdp在功率管导通瞬间仍会出现较大幅度的电压衰落，稳压效果有限，动态稳定性较差。为防止功率管因电压跌落而进入饱和区导致过度发热，现有技术往往还需额外增设欠压保护电路等辅助模块，这进一步增加了电路复杂度和生产成本。因此，如何在不依赖大容量电容的前提下，以较低的成本实现功率电源vdp的有效稳压、抑制开关瞬态的电压衰落，成为本领域亟待解决的技术问题。

技术实现思路

1、本发明的目的是提供一种功率电源稳压电路及方法，以解决上述现有技术存在的问题。

2、为实现上述目的，本发明采用的技术方案为：

3、第一方面，本发明提供了一种功率电源稳压电路，包括：功率电源钳位电路b41、驱动电路b42、延时反馈电路b43、第一电容c41、第一ldmos功率管n41、第一假负载nmos管n48以及第一防静电电阻r46；

4、所述第一防静电电阻r46的第一端与输入电源vin连接，所述第一防静电电阻r46的第二端与所述第一ldmos功率管n41的漏极连接；所述第一ldmos功率管n41的栅极与所述第一电容c41的栅极端连接，所述第一ldmos功率管n41的源极与所述第一假负载nmos管n48的漏极连接，以在所述第一ldmos功率管n41的源极提供功率电源电压vdp；

5、所述驱动电路b42的输入端用于接收驱动控制信号pwm，所述驱动电路b42的输出端用于输出驱动信号lsg并与所述延时反馈电路b43的输入端连接；所述延时反馈电路b43的输出端输出补偿尖冲反馈信号lsgfb并与所述第一电容c41的衬底端连接，所述补偿尖冲反馈信号lsgfb经所述第一电容c41耦合至所述第一ldmos功率管n41的栅极，以补偿所述功率电源电压vdp的瞬时跌落；

6、所述功率电源钳位电路b41与所述第一ldmos功率管n41的栅极连接，用于对所述第一ldmos功率管n41的栅极电位进行钳位，以间接稳定所述功率电源电压vdp；所述第一假负载nmos管n48的源极接模拟地agnd。

7、在一些实施方式中，所述功率电源钳位电路b41包括第一偏置电流源ibp41、第一nmos管n40、第二nmos管n42、第三nmos管n43、第四nmos管n44、第五nmos管n49、第一pmos管p41、第二pmos管p42、第二泄放钳位管p47、第一电阻r41、第二电阻r42、第三电阻r43以及第四电阻r44；

8、所述第一偏置电流源ibp41的第一端与芯片内置电源vdd连接，所述第一偏置电流源ibp41的第二端与所述第一nmos管n40的栅极和漏极、所述第五nmos管n49的栅极、所述第一假负载nmos管n48的栅极连接；所述第一nmos管n40的源极、所述第五nmos管n49的源极、所述第一假负载nmos管n48的源极均接所述模拟地agnd；

9、所述第五nmos管n49的漏极与所述第四nmos管n44的源极、所述第二泄放钳位管p47的漏极连接；所述第四nmos管n44的栅极、所述第二泄放钳位管p47的源极均与所述芯片内置电源vdd连接；所述第四nmos管n44的漏极与所述第三电阻r43的第一端连接，所述第三电阻r43的第二端与所述第一pmos管p41的栅极和漏极、所述第二pmos管p42的栅极连接；

10、所述第一pmos管p41的源极与所述第一电阻r41的第一端连接，所述第二pmos管p42的源极与所述第二电阻r42的第一端连接，所述第一电阻r41的第二端和所述第二电阻r42的第二端均与所述输入电源vin连接；所述第二pmos管p42的漏极与所述第四电阻r44的第一端连接，所述第四电阻r44的第二端与所述第三nmos管n43的栅极和漏极、所述第一电容c41的栅极端、所述第一ldmos功率管n41的栅极、第一泄放钳位管n45的栅极和漏极连接；所述第三nmos管n43的源极与所述第二nmos管n42的栅极和漏极连接，所述第二nmos管n42的源极与所述芯片内置电源vdd连接。

11、在一些实施方式中，所述第一泄放钳位管n45的源极与所述第一ldmos功率管n41的源极、所述第一假负载nmos管n48的漏极连接，以在所述功率电源电压vdp超过钳位阈值时将所述第一电容c41栅极端的电位泄放至所述功率电源电压vdp。

12、在一些实施方式中，所述驱动电路b42包括第一反向器inv41、第七nmos管n47、第六nmos管n46、第八nmos管n410、第九nmos管n411、第十nmos管n412、第十一nmos管n413、第十二nmos管n414、第十三nmos管n415、第四pmos管p43、第五pmos管p44、第六pmos管p410、第七pmos管p411、第八pmos管p412、第九pmos管p413、第十pmos管p414、第十一pmos管p415、第五电阻r45、高侧ldmos功率管n416以及低侧ldmos功率管n417；

13、所述驱动控制信号pwm与所述第七nmos管n47的栅极和所述第一反向器inv41的输入端连接；

14、所述第七nmos管n47的漏极与所述第四pmos管p43的漏极、所述第五pmos管p44的栅极连接，并输出至所述延时反馈电路b43；

15、所述第五pmos管p44的漏极与所述第四pmos管p43的栅极、所述第六nmos管n46的漏极、所述第六pmos管p410的栅极和所述第八nmos管n410的栅极连接；

16、所述第六pmos管p410的漏极与所述第八nmos管n410的漏极、所述第七pmos管p411的栅极、所述第九nmos管n411的栅极连接；

17、所述第七pmos管p411的漏极与所述第九nmos管n411的漏极、所述第八pmos管p412的栅极、所述第十nmos管n412的栅极连接；

18、所述第八pmos管p412的漏极与所述第十nmos管n412的漏极、所述第九pmos管p413的栅极、所述第十一nmos管n413的栅极连接；

19、所述第九pmos管p413的漏极与所述第十一nmos管n413的漏极、所述第十pmos管p414的栅极、所述第十二nmos管n414的栅极连接；

20、所述第十pmos管p414的漏极与所述第十二nmos管n414的漏极、所述第十一pmos管p415的栅极、所述第十三nmos管n415的栅极连接；

21、所述第十一pmos管p415的漏极与所述第十三nmos管n415的漏极、所述第五电阻r45的第一端、所述低侧ldmos功率管n417的栅极连接，以输出所述驱动信号lsg；所述第五电阻r45的第二端与功率地pgnd连接；

22、所述第六nmos管n46、第七nmos管n47、第八nmos管n410、第九nmos管n411、第十nmos管n412、第十一nmos管n413、第十二nmos管n414以及第十三nmos管n415的源极均接所述功率地pgnd，所述第四pmos管p43、第五pmos管p44、第六pmos管p410、第七pmos管p411、第八pmos管p412、第九pmos管p413、第十pmos管p414以及第十一pmos管p415的源极均接所述功率电源电压vdp；

23、所述低侧ldmos功率管n417的漏极与所述高侧ldmos功率管n416的源极连接，所述低侧ldmos功率管n417的源极与所述功率地pgnd连接；所述高侧ldmos功率管n416的栅极与高侧驱动输出信号hsg连接，所述高侧ldmos功率管n416的漏极与所述输入电源vin连接。

24、在一些实施方式中，所述延时反馈电路b43包括第十二pmos管p418、第十三pmos管p419、第十四pmos管p420、第十五pmos管p421、第十六pmos管p422、第十七pmos管p423、第十八pmos管p424、第十九pmos管p425、第十四nmos管n418、第十五nmos管n419、第十六nmos管n420、第十七nmos管n421、第十八nmos管n422、第十九nmos管n423、第二十nmos管n424、第二十一nmos管n425、第二十二nmos管n426、第二十三nmos管n427、第六电阻r47以及第二电容c42，所述第六电阻r47与所述第二电容c42构成rc延时电路；

25、所述驱动信号lsg与所述第十二pmos管p418的栅极、所述第十四nmos管n418的栅极和所述第十五nmos管n419的栅极连接；所述第十二pmos管p418的漏极与所述第十四nmos管n418的漏极、所述第十五nmos管n419的漏极、第十三pmos管p419的栅极、第十七nmos管n421的栅极连接；所述第十五nmos管n419的源极与第十六nmos管n420的漏极连接；所述第十三pmos管p419的漏极与所述第六电阻r47的第一端连接，所述第六电阻r47的第二端与所述第十七nmos管n421的漏极、所述第十六nmos管n420的栅极、所述第二电容c42的正端、第十六pmos管p422的栅极、第二十nmos管n424的栅极连接，经所述rc延时电路延时后得到延时信号lsg_dly；

26、所述第十四pmos管p420的栅极与第十八nmos管n422的栅极、所述第七nmos管n47的漏极连接，以接收所述驱动控制信号pwm；所述第十四pmos管p420的漏极与所述第十八nmos管n422的漏极、第十五pmos管p421的栅极、第十九nmos管n423的栅极连接；所述第十五pmos管p421的漏极与所述第十九nmos管n423的漏极、所述第二十nmos管n424的漏极、所述第十九pmos管p425的栅极、第二十一nmos管n425的栅极连接；所述第十六pmos管p422的漏极与所述第十九pmos管p425的源极连接；所述第十九pmos管p425的漏极与所述第二十一nmos管n425的漏极、第十七pmos管p423的栅极、第二十二nmos管n426的栅极连接；所述第十七pmos管p423的漏极与所述第二十二nmos管n426的漏极、第十八pmos管p424的栅极、第二十三nmos管n427的栅极连接；所述第十八pmos管p424的漏极与所述第二十三nmos管n427的漏极连接，并输出所述补偿尖冲反馈信号lsgfb至所述第一电容c41的衬底端。

27、在一些实施方式中，所述第十二pmos管p418、第十三pmos管p419、第十四pmos管p420、第十五pmos管p421、第十六pmos管p422、第十七pmos管p423以及第十八pmos管p424的源端均接所述功率电源电压vdp，所述第十四nmos管n418、第十六nmos管n420、第十七nmos管n421、第十八nmos管n422、第十九nmos管n423、第二十nmos管n424、第二十一nmos管n425、第二十二nmos管n426以及第二十三nmos管n427的源端均接所述功率地pgnd。

28、在一些实施方式中，所述驱动信号lsg由低电平翻转为高电平时，所述延时信号lsg_dly经所述rc延时电路决定的延时时间后由低电平翻转为高电平；在所述延时时间内，所述延时信号lsg_dly与所述驱动控制信号pwm相结合而产生所述补偿尖冲反馈信号lsgfb，所述补偿尖冲反馈信号lsgfb通过所述第一电容c41耦合至所述第一ldmos功率管n41的栅极，使所述第一电容c41的栅极端电位抬升，以补偿所述低侧ldmos功率管n417开启瞬间所述功率电源电压vdp的衰落。

29、在一些实施方式中，对所述低侧ldmos功率管n417的输入电容ciss的瞬时充电电流越大，所述rc延时电路的延时时间随所述瞬时充电电流的增大而延长，以提供更大的补偿尖冲反馈电压。

30、第二方面，本发明提供了一种功率电源稳压方法，应用于如上所述的功率电源稳压电路，所述方法包括：

31、所述驱动电路b42接收驱动控制信号pwm，并向所述低侧ldmos功率管n417输出驱动信号lsg；

32、当所述驱动控制信号pwm由低电平翻转为高电平时，所述功率电源电压vdp对所述低侧ldmos功率管n417的输入电容ciss充电，所述功率电源电压vdp产生瞬时跌落；

33、所述延时反馈电路b43对所述驱动信号lsg进行延时得到延时信号lsg_dly，并将所述延时信号lsg_dly与所述驱动控制信号pwm相结合，产生补偿尖冲反馈信号lsgfb；

34、所述补偿尖冲反馈信号lsgfb经所述第一电容c41耦合至所述第一ldmos功率管n41的栅极，使所述第一电容c41的栅极端电位抬升，以补偿所述功率电源电压vdp的瞬时跌落，保持所述功率电源电压vdp稳定。

35、在一些实施方式中，所述方法还包括：

36、根据所述低侧ldmos功率管n417的输入电容ciss调整所述延时反馈电路b43中rc延时电路的延时时间，以对所述输入电容ciss充电所产生的瞬时跌落进行补偿；

37、其中，对所述输入电容ciss的瞬时充电电流越大，所述rc延时电路的延时时间随所述瞬时充电电流的增大而延长，以提供更大的补偿尖冲反馈电压。

38、本发明提供的技术方案带来的有益效果至少包括：

39、本技术方案通过驱动电路产生延时信号并与控制逻辑结合生成补偿尖冲反馈信号，经第一电容耦合至第一ldmos功率管栅极，利用电容电压不能突变特性主动抬升栅极电位，弥补主功率管开启瞬间因输入电容充电导致的功率电源vdp瞬时跌落。该结构无需依赖大容量储能电容即可维持vdp动态稳定，显著缩减芯片版图面积、降低制造成本；同时有效抑制vdp衰落幅度，避免主功率管进入饱和区而增大导通损耗，提升系统转换效率与可靠性，且补偿脉宽可随负载电流自适应调节，兼顾不同工况下的稳压精度与响应速度。