一种针对二维码设备提高有效数据传输速率的方法与流程

1.本发明涉及智能视频处理技术领域，特别涉及一种针对二维码设备提高有效数据传输速率的方法。


背景技术：

2.目前市场上的二维码扫描设备采用彩色传感器(sensor)和黑白sensor，多数使用yuv颜色编码方法，二维码利用的是某种特定的几何图形按一定规律在平面分布的黑白相间的图形记录数据符号信息。所以接收端即二维码扫描设备的处理器会在接收到全部数据后进行处理，提取y数据即灰度数据作为二维码的图像数据。
3.现有技术中的缺陷包括以下：
4.二维码扫描设备虽采用彩色sensor，但实际二维码是黑白的数据，需采集的主要是灰度数据不是彩色，当使用数据格式yuv4:2:2数据格式传输时，则有一半的数据是不需要的u数据以及v数据，浪费总线的采集速率。
5.此外，现有技术中的常用术语如下：
6.yuv是一种颜色编码方法。可以将亮度信息(y)与色彩信息(uv)分离，没有uv信息一样可以显示完整的图像，只不过是黑白的，这样的设计很好地解决了彩色与黑白的兼容问题。
7.yuv，分为三个分量，“y”表示明亮度(luminance或luma)，也就是灰度值；而“u”和“v”表示的则是色度(chrominance或chroma)，作用是描述影像色彩及饱和度，用于指定像素的颜色。
8.如图1所示，yuv 4:2:2采样，每两个y共用一组uv分量。以黑点表示采样该像素点的y分量，以空心圆圈表示采用该像素点的uv分量。
9.如图2所示，是yuvy的示意图。
10.如图3所示，是uyvy的示意图。
11.vsync：列扫描信号，场同步信号。vsync有效时，接收到的信号属于同1frame。
12.hsync：行扫描信号，行同步信道号。hsync有效时，接收到的信号属于同1行。
13.dvp(digital video port)是传统的sensor输出接口，采用并行输出方式。
14.pclk(像素时钟)是个时钟,通过寄存器能调节它的频率,它是控制像素输出的一个时钟。
15.mcu_pclk是pclk经过d触发器后输出的时钟信号。


技术实现要素：

16.为了解决上述问题，本发明的目的在于：可以使针对yuv4:2:2的传输方式，本技术方案根据hsync和vsync以及pclk和有效数据的时序，利用逻辑电路控制采样时钟进而来控制采集行扫描信号hsync和列扫描信号vsync以及有效数据y的采集。进而减小到处理器接口的数据量，提升有效数据传输速率。
17.具体地，本发明提供一种针对二维码设备提高有效数据传输速率的方法，所述方法针对yuv4:2:2的传输方式，所述方法包括以下步骤：
18.s1，利用逻辑电路控制采样时钟进而控制采集行扫描信号hsync和列扫描信号vsync的变化，确定vsync和hsync的状态；
19.s2，利用传感器传输pclk的二分频采样，根据mcu_pclk的下降沿或上升沿采样只采集y数据；
20.s3，只有hsync和vsync都有效时，dvp接口上的数据才为有效数据，处理器会在接收到全部数据后进行处理，提取有效的y数据即灰度数据作为二维码的图像数据。
21.所述步骤s1中通过逻辑电路控制进而控制时钟。
22.所述步骤s1中所述的采样时钟是传输给处理器的时钟信号mcu_pclk能够采集到vsync和hsync的变化。
23.所述步骤s1进一步包括：
24.设置hsync高有效，vsync高有效：逻辑电路中使用异或门元器件，vsync和hsync为低时，控制时钟信号采集vsync和hsync为低状态，在vsync和hsync为高时，采集到vsync和hsync都为有效状态；或
25.设置hsync高有效，通过控制传感器设置vsync低有效，或者通过非逻辑器件进行取反，再和hsync通过一个或器件采集为有效状态；
26.控制pclk的二分频mcu_pclk的产生。
27.所述步骤s2进一步包括：
28.s2.1，利用d触发器的逻辑真值表做二分频电路，一直拉高，将与d相连，即每个pclk的上升沿到来一次mcu_pclk的电平变化一次，那么为低时q状态即mcu_pclk为低电平，为高；
29.s2.2，配置传感器输出格式uyvy或yuvy，根据真值表可知，在后，第一个pclk上升沿采集信号时，mcu_pclk由低变为高，当第二个pclk上升沿采信号时，mcu_pclk由高变为低，接着pclk继续采集信号时，mcu_pclk由低变为高，接着当pclk再次继续采集信号时，mcu_pclk又由高变为低；
30.s2.3，那么处理器端即可根据mcu_pclk的下降沿或上升沿采样采集到y数据。
31.所述步骤s3进一步包括：pclk经过d触发器后输出的mcu_pclk为二分频时钟只采集y数据。
32.由此，本技术的优势在于：本方法简单易操作，进行分频采样，只采集有效的y数据，减小数据量，提升处理器采集有效数据的速率。进而提高二维码设备识别效率。
附图说明
33.此处所说明的附图用来提供对本发明的进一步理解，构成本技术的一部分，并不构成对本发明的限定。
34.图1是现有技术中yuv 4:2:2采样的示意图。
35.图2是现有技术中yuvy的示意图。
36.图3是现有技术中uyvy的示意图。
37.图4是以sn74auc1g74的d触发器为例的真值表。
38.图5是本发明中异或门元器件(ti异或元器件sn74lvc1g86-q1)电路图。
39.图6是本发明中vsync通过控制sensor进行设置vsync为低有效，或者通过非逻辑器件进行取反；再和hsync通过一个或器件进行控制pclk的二分频频mcu_pclk的产生的图示。
40.图7是本发明方法的具体流程示意图。
41.图8是本发明方法的步骤s2的流程示意图。
具体实施方式
42.为了能够更清楚地理解本发明的技术内容及优点，现结合附图对本发明进行进一步的详细说明。
43.本发明涉及一种针对二维码设备提高有效数据传输速率的方法，所述方法针对yuv4:2:2的传输方式，所述方法包括以下步骤：如图7所示，
44.s1，利用逻辑电路控制采样时钟进而控制采集行扫描信号hsync和列扫描信号vsync的变化，确定vsync和hsync的状态；
45.s2，利用传感器传输pclk的二分频采样，根据mcu_pclk的下降沿或上升沿采样只采集y数据；
46.s3，只有hsync和vsync都有效时，dvp接口上的数据才为有效数据，处理器会在接收到全部数据后进行处理，提取有效的y数据即灰度数据作为二维码的图像数据。
47.所述步骤s1中通过逻辑电路控制进而控制时钟。
48.所述步骤s1中所述的采样时钟是传输给处理器的时钟信号mcu_pclk能够采集到vsync和hsync的变化。
49.所述步骤s1进一步包括：
50.设置hsync高有效，vsync高有效：逻辑电路中使用异或门元器件，vsync和hsync为低时，控制时钟信号采集vsync和hsync为低状态，在vsync和hsync为高时，采集到vsync和hsync都为有效状态；或
51.设置hsync高有效，通过控制传感器设置vsync低有效，或者通过非逻辑器件进行取反，再和hsync通过一个或器件采集为有效状态；
52.控制pclk的二分频mcu_pclk的产生。
53.如图8所示，所述步骤s2进一步包括：
54.s2.1，利用d触发器的逻辑真值表做二分频电路，一直拉高，将与d相连，即每个pclk的上升沿到来一次mcu_pclk的电平变化一次，那么为低时q状态即mcu_pclk为低电平，为高；
55.s2.2，配置传感器输出格式uyvy或yuvy，根据真值表可知，在由低变高后，第一个pclk上升沿采集信号时，mcu_pclk由低变为高，当第二个pclk上升沿采信号时，mcu_pclk由高变为低，接着pclk继续采集信号时，mcu_pclk由低变为高，接着当pclk再次继续采集信号时，mcu_pclk又由高变为低；
56.s2.3，那么处理器端即可根据mcu_pclk的下降沿或上升沿采样采集到y数据。
57.所述的s2.2进一步包括：
58.如果配置传感器输出格式为uyvy，那么根据真值表可知，在由低变高后，第一个pclk上升沿采集cb或cr时，mcu_pclk由低变高，当第二个pclk上升沿采集y时，mcu_pclk由高变低，接着pclk采集cb或cr时，mcu_pclk由低变为高，当pclk再次采集y时，mcu_pclk又变为低。
59.所述的s2.3进一步包括：那么处理器端即根据mcu_pclk的下降沿采样采集到y数据。
60.所述的s2.2进一步包括：
61.如果配置传感器输出格式为yuvy，那么根据真值表可知，在由低变高后，第一个pclk上升沿采集y时，mcu_pclk由低变高，接着pclk采集cb或cr时，mcu_pclk由高变为低，当pclk再次采集y时，mcu_pclk又变化为高。
62.所述的s2.3进一步包括：处理器即根据mcu_pclk的上升沿采样y数据。
63.所述步骤s3进一步包括：pclk经过d触发器后输出的mcu_pclk为二分频时钟只采集y数据。
64.本技术方案还可以解释为以下内容：
65.不论是yuvy，还是uyvy，利用sensor传输像素时钟pclk的二分频采样即可只采样其中的y数据，不采样u和v数据。
66.利用d触发器的逻辑真值表做二分频电路，一直拉高，将与d相连，即每个pclk的上升沿到来一次mcu_pclk的电平变化一次，那么为低时q状态即mcu_pclk为低电平，为高，配置sensor输出格式为uyvy(也有叫cb y cr y)或者cr y cb y，那么根据真值表可知，在由低变高后，第一个pclk上升沿采集cb或cr时，mcu_pclk由低变高，当第二个pclk上升沿采集y时，mcu_pclk由高变低，接着pclk采集cb或cr时，mcu_pclk由低变为高，当pclk再次采集y时，mcu_pclk又变为低。那么处理器端即可根据mcu_pclk的下降沿采样采集到y数据。相反如果配置sensor输出格式为yuvy(也有叫y cb y cr)或者y cr y cb，在由低变高后，第一个pclk上升沿采集采集y时，mcu_pclk由低变化为高，接着pclk采集cb或cr时，mcu_pclk由高变为低，当pclk再次采集y时，mcu_pclk又变化为高。那么处理器就可以根据mcu_pclk的上升沿采样y数据。因为时钟pclk是周期变化的，那么mcu_pclk就是其2倍时长的周期的变化，即频率为二分之一。
67.如图4所示，是以sn74auc1g74的d触发器为例的真值表。
68.因为只有hsync和vsync都有效时，dvp接口上的数据才是有效数据，其他情况数据为无效数据，所以再通过逻辑电路控制进而控制时钟，以hsync高有效，vsync高有效为例。使用异或门元器件(例如ti异或元器件sn74lvc1g86-q1)电路如图5所示。
69.vsync和hsync为低时，控制时钟信号采集vsync和hsync为低状态，在vsync和hsync为高时，采集到vsync和hsync都为有效状态，和有效的y数据。这样的逻辑电路设计保证，传输给处理器的时钟信号mcu_pclk能够采集到vsync和hsync的变化，以及有效的y数据。因为pclk经过d触发器后输出的mcu_pclk为二分频时钟只采集y数据。那么在同样的接口带宽下，通过的有效数据速率提升可将近一倍。
70.或vsync通过控制sensor进行设置vsync为低有效，或者通过非逻辑器件进行取反，再和hsync通过一个或器件进行控制pclk的二分频频mcu_pclk的产生，如图6所示。
71.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明实施例可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。